JPH01192082A - メモリ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ集積回路、特に、指定された番地を先頭
番地として、以後は一定の数を先頭番地に加算して求ま
る番地を順次に所定回数だけアクセスされるような記憶
装置用のメ干り集積回路に関する。このような記憶装置
には、ワードプロセッサ、パソコン等の補助記憶装置や
文字データを記憶する文字フォント記憶装置がある。

〔従来の技術〕

従来のこの種のメモリ集積回路には、通常のＲＡＭやＲ
ＯＭが使用されている。ＲＡＭはアドレスを２回に分け
て入力する方式を主流とするＤＲＡＭ（ダイナミックＲ
ＡＭ）及びメモリセル分のアドレスを１度に入力する方
式を主流とするＳＲＡＭ（スタティックＲＡＭ）とがあ
り、ＲＯＭはＳＲＡＭと同方式を採用することが多い。

これらの各方式は、周知のように、いずれにせよアドレ
ス信号のすべてがメモリ集積回路の外部からアドレスレ
ジスタに設定され、デコーダがアドレスレジスタの保持
内容を解読し、この解読結果によりメモリセルをアクセ
スするようになっている。

〔発明が解決しようとする問題点〕

上述した従来のメモリ集積回路は、すべてのアドレス信
号が外部から供給されるため、アドレス線の数が多くな
り、メモリ集積回路を搭載するプリント基板面積が大き
くなりかつメモリ容量に比例してメモリ集積回路パッケ
ージのピン数が増加するため高密度実装ができないとい
う欠点かあ□　る。

〔問題点を解決するための手段〕

本発明のメモリ集積回路は、外部からアドレス信号を設
定できるアドレスレジスタと、アドレス信号の設定に応
答してクリアされ、外部からのクロックに応答して保持
内容を増数するアドレスインクリメント回路と、 アドレスレジスタの保持内容を上位ビット、アドレスイ
ンクリメント回路の保持内容を下位ビットとするアドレ
ス信号として解読するデコーダとを有し、 アドレス信号の解読の結果によりメモリセルをアクセス
するようにしたことを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図であり、アドレ
スレジスタ１０１．アドレスインクリメント回路１０２
．デコーダ１０３．制御回路１０４゜メモリセル１０５
．、Ｉ１０データバッファ１０６から成る。

メモリセル１０５は、ＩＭワード×１６ビツト構成とな
っており、アドレスはＩ１０データバッファ１０６を通
じてアクセス可能なアドレスレジスタ１０１及びアドレ
スインクリメント回路１０２から与えられるアドレスで
決定される。アドレスインクリメント回路１０２から出
力されるアドレス長は、本実施例では４ビツトであり、
動作はトグル動作（０・・・→〉Ｆ→０・・・→）、で
ある。

アドレスレジスタ１０４にアドレスデータ信号を設定す
るには、アドレスレジスタセルクト端子ｍをロウにし、
かつＩ１０端子ｌ１０１〜ｌ１０１６からＩ１０データ
バッファ１０６にアドレス信号を供給することによって
行える。この時、制御回路１０４はアドレスインクリメ
ント回路１０２内にあるデータはリセットされ０となる
。

Ｉ１０データバッファ１０６に供給されたアドレス信号
はアドレスレジスタ１０１に設定され、デコーダ１０３
はアドレスレジスタ１０１の保持内容を上位ビット、ア
ドレスインクリメント回路１０２の保持内容を下位ビッ
トとするアドレス信号として解読する。

以上の動作より、アクセスしたいアドレスが決定される
ので、続いてリード／ライト信号端子Ｒ／Ｗにより、リ
ード又はライトを指定すると、メモリセル１０５の上記
アドレスに対して読み出し動作又は書き込み動作を行な
うことができる。書き込み動作の場合には、Ｉ１０端子
ｌ１０１〜■１０１６からＩ１０データバッファ１０６
に設定される書き込みデータが書き込まれる。

このようにして、１つのアドレスに対するアクセスが終
了すると、インクリメント端子からアドレスインクリメ
ント回路１０２に供給されるクロックに応答して、アド
レスインクリメント回路１０２は、それまでの保持内容
を歩進させる。この場合、アドレスレジスタ１０１は不
変である。

デコーダ１０３は、再び、アドレスレジスタ１０１の保
持内容を゛上位ビット、アドレスインクリメント回路１
０２の保持内容を下位ビットとするアドレス信号として
解読し、上述と同様なアクセスを行なわれる。すなわち
、１回目にアクセスされたアドレスの次のアドレスがア
クセスされることになる。

以下、同様な動作を、アドレスレジスタ１０１の再設定
時まで繰り返すことができる。なお、アドレスインクリ
メント回路１０２は、アドレスレジスタ１０１の１度の
設定に基づいて順繰りにアクセスしたい回数分をカバー
する範囲内でインクリメントするように構成される。

〔発明の効果〕

以上説明したように本発明はアドレスインクリメント回
路を設けることにより、メモリ集積回路のビン数を減少
できるため、メモリ集積回路の大容量化が容易に計れ、
プリント基板面積を縮小することができ、高密度実装が
できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。 １０１・・・アドレスレジスタ、１０２・・・アドレス
インクリメント回路、１０３・・・デコーダ、１０４・
・・制御回路、１０５・・・メモリセル、１０６・・・
Ｉ１０データバッファ。

Claims (1)

1. 【特許請求の範囲】 　外部からアドレス信号を設定できるアドレスレジスタ
   と、 前記設定に応答してクリアされ、外部からのクロックに
   応答して保持内容を増数するアドレスインクリメント回
   路と、 前記アドレスレジスタの保持内容を上位ビット前記アド
   レスインクリメント回路の保持内容を下位ビットとする
   アドレス信号として解読するデコーダとを有し、 前記解読の結果によりメモリセルをアクセスするように
   したことを特徴とするメモリ集積回路。