JPH0519800B2 - - Google Patents
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- JPH0519800B2 JPH0519800B2 JP60171089A JP17108985A JPH0519800B2 JP H0519800 B2 JPH0519800 B2 JP H0519800B2 JP 60171089 A JP60171089 A JP 60171089A JP 17108985 A JP17108985 A JP 17108985A JP H0519800 B2 JPH0519800 B2 JP H0519800B2
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- ccd
- delay line
- charge
- signal
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/713—Transfer or readout registers; Split readout registers or multiple readout registers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/73—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors using interline transfer [IT]
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/616—Noise processing, e.g. detecting, correcting, reducing or removing noise involving a correlated sampling function, e.g. correlated double sampling [CDS] or triple sampling
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は低雑音、低電力のCCD遅延線に関す
る。
る。
特開昭50−17940号公報に記載されているよう
なCCD遅延線はすでに実用化されており、ビデ
オカメラなどの信号処理に用いられている。この
CCD遅延線には駆動電力が大きという問題があ
り、例えばバツテリーで駆動するビデオカメラの
長時間撮像の妨げとなつている。駆動電力Ｐは理
想的には、 Ｐ＝CV2 ……(1) で表わされる。はクロツク周波数、Ｃは全ゲー
ト容量、Ｖはクロツク振幅（電圧のＰ−Ｐ値）で
ある。例えば＝10MHz，Ｃ＝200pF，Ｖ＝10V
のときＰ＝0.2Wとなり、このCCD遅延線を４本
用いる場合を考えると、全消費電力が3W程度の
ビデオカメラにおいては大きな負担となる。
なCCD遅延線はすでに実用化されており、ビデ
オカメラなどの信号処理に用いられている。この
CCD遅延線には駆動電力が大きという問題があ
り、例えばバツテリーで駆動するビデオカメラの
長時間撮像の妨げとなつている。駆動電力Ｐは理
想的には、 Ｐ＝CV2 ……(1) で表わされる。はクロツク周波数、Ｃは全ゲー
ト容量、Ｖはクロツク振幅（電圧のＰ−Ｐ値）で
ある。例えば＝10MHz，Ｃ＝200pF，Ｖ＝10V
のときＰ＝0.2Wとなり、このCCD遅延線を４本
用いる場合を考えると、全消費電力が3W程度の
ビデオカメラにおいては大きな負担となる。
(1)式から判るように低電力化のためにはゲート
容量Ｃまたはクロツク振幅Ｖを減らす必要があ
る。ところがそのどちらを減らしても扱うことの
できる信号電荷量が減少し、Ｓ／Ｎ比が悪くなつ
てしまう。
容量Ｃまたはクロツク振幅Ｖを減らす必要があ
る。ところがそのどちらを減らしても扱うことの
できる信号電荷量が減少し、Ｓ／Ｎ比が悪くなつ
てしまう。
本発明の目的は低雑音、低電力のCCD遅延線
を提供することにある。
を提供することにある。
CCD遅延線では主に入力部と出力部で雑音が
発生する。出力部で発生する雑音は読終えた電荷
を捨てるときに発生する熱雑音（リセツト雑音）
とソースホロワアンプの１／雑音が支配的であ
るが、これらについては、信号と混在せずに雑音
だけが存在する期間があるため、相関ダブルサン
プリングなどの手段により大幅に抑圧することが
できる。一方入力部で発生する熱雑音と１／雑
音は信号電荷と完全に混合してCCDチヤネルに
注入されるため、後段で雑音を分離，抑圧するこ
とができない。従つてCCD遅延線のＳ／Ｎ比を
良くするためには特に入力部におけるＳ／Ｎ比を
良くすることが重要である。
発生する。出力部で発生する雑音は読終えた電荷
を捨てるときに発生する熱雑音（リセツト雑音）
とソースホロワアンプの１／雑音が支配的であ
るが、これらについては、信号と混在せずに雑音
だけが存在する期間があるため、相関ダブルサン
プリングなどの手段により大幅に抑圧することが
できる。一方入力部で発生する熱雑音と１／雑
音は信号電荷と完全に混合してCCDチヤネルに
注入されるため、後段で雑音を分離，抑圧するこ
とができない。従つてCCD遅延線のＳ／Ｎ比を
良くするためには特に入力部におけるＳ／Ｎ比を
良くすることが重要である。
第２図に一般的なCCD遅延線の入力側の構造
と動作を示す。ａが平面構造、ｂが縦構造、ｃ〜
ｆが動作説明のためのポテンシヤル図である。１
がゲートで、そのうち特に１１が１層目のゲー
ト、１２が２層目のゲートであり、ポリシリコン
等で形成する。２がＮ形の拡散層で、第２図ａに
示すゲート１とオーバラツプする場所にCCDチ
ヤネルができる。３がN+形の拡散層で負電荷の
供給源である。４がＰ形拡散層で、２層目のゲー
ト下に位置し、転送チヤネルに方向性を持たせる
働きをする。５がＰ形基板である。尚、第２層ゲ
ート１２と第１層ゲート１１と拡散層２の間は二
酸化シリコンなどの絶縁酸化膜を形成するが図で
は省略している。
と動作を示す。ａが平面構造、ｂが縦構造、ｃ〜
ｆが動作説明のためのポテンシヤル図である。１
がゲートで、そのうち特に１１が１層目のゲー
ト、１２が２層目のゲートであり、ポリシリコン
等で形成する。２がＮ形の拡散層で、第２図ａに
示すゲート１とオーバラツプする場所にCCDチ
ヤネルができる。３がN+形の拡散層で負電荷の
供給源である。４がＰ形拡散層で、２層目のゲー
ト下に位置し、転送チヤネルに方向性を持たせる
働きをする。５がＰ形基板である。尚、第２層ゲ
ート１２と第１層ゲート１１と拡散層２の間は二
酸化シリコンなどの絶縁酸化膜を形成するが図で
は省略している。
信号電荷の注入は以下のように行なう。まずｃ
に示すようにIDの電圧を下げ（ポテンシヤルを
上げ）て負電荷をISゲート下に注入し、次に(d)に
示すようにIDの電圧を上げて、ISゲート下に信
号電荷Qsを残す。信号電荷QsはIG，ISゲート下
の無電荷時のポテンシヤル差（φg−φs）とISゲ
ート容量Ciで定まる。
に示すようにIDの電圧を下げ（ポテンシヤルを
上げ）て負電荷をISゲート下に注入し、次に(d)に
示すようにIDの電圧を上げて、ISゲート下に信
号電荷Qsを残す。信号電荷QsはIG，ISゲート下
の無電荷時のポテンシヤル差（φg−φs）とISゲ
ート容量Ciで定まる。
Qs＝Ci（φg−φs）／ｇ ……(2)
ここで、ｇは電子の電荷量である。IGまたは
ISの電圧を信号で変調することによりQsを信号
に対応した量に設定する。次に(e)に示すように
H1の電圧を上げてQsをH1ゲート下に転送し、さ
らに(f)に示すようにH1の電圧を下げ、H2の電圧
を上げてQsをH2ゲート下に転送する。このよう
にクロツクH1，H2の電圧を交互に高くすること
によりQsを順次出力側に転送する。
ISの電圧を信号で変調することによりQsを信号
に対応した量に設定する。次に(e)に示すように
H1の電圧を上げてQsをH1ゲート下に転送し、さ
らに(f)に示すようにH1の電圧を下げ、H2の電圧
を上げてQsをH2ゲート下に転送する。このよう
にクロツクH1，H2の電圧を交互に高くすること
によりQsを順次出力側に転送する。
このCCD遅延線ではIG，ISゲート下のポテン
シヤル差（φg−φs）はH1ゲート下のポテンシヤ
ル振幅（φl−φh）より大きくすることはできな
い。信号電荷QsをISゲート下からH2ゲート下に
ほぼ完全に転送するためにφsはφhより一定量（g〓
１と表す）以上大きくしなければならないし、ID
から電荷を注入する場合〔第２図ｃ〕にIDのポ
テンシヤルはφgより一定量（g〓2と表す）高く、
φlより一定量（g〓3と表す）低くなければならな
い。α1，α2，α3の和をαと置き、クロツクH1の
振幅をVddと置いて(2)式から注入できる最大信号
電荷量QSMAXを求めると、 QSMAX＝Ci（Vdd−ａ） ……(3) となる。
シヤル差（φg−φs）はH1ゲート下のポテンシヤ
ル振幅（φl−φh）より大きくすることはできな
い。信号電荷QsをISゲート下からH2ゲート下に
ほぼ完全に転送するためにφsはφhより一定量（g〓
１と表す）以上大きくしなければならないし、ID
から電荷を注入する場合〔第２図ｃ〕にIDのポ
テンシヤルはφgより一定量（g〓2と表す）高く、
φlより一定量（g〓3と表す）低くなければならな
い。α1，α2，α3の和をαと置き、クロツクH1の
振幅をVddと置いて(2)式から注入できる最大信号
電荷量QSMAXを求めると、 QSMAX＝Ci（Vdd−ａ） ……(3) となる。
一方熱雑音は第２図ｃからｄに移る過程でIG
ゲート下で発生し、ISゲート下に取残される雑音
電荷QNは、理理論的に、 であることが知られている。ここで、ｈはボルツ
マン定数、Ｔは絶対温度である。
ゲート下で発生し、ISゲート下に取残される雑音
電荷QNは、理理論的に、 であることが知られている。ここで、ｈはボルツ
マン定数、Ｔは絶対温度である。
(3)，(4)式からＳ／Ｎ比を求めると、
あるいは、
従つてＳ／Ｎ比を大きくするためには最大電荷
量QSMAXを大きくするか、クロツクH1，H2の振
幅Vddを大きくする必要がある。しかし第２図に
示すようなCCD遅延線においてはVddを増すこ
とは直接駆動電力の増大につながるし、QSMAXを
増すとH1，H2のゲート容量を増すか、H1，H2
ゲートの第１層、第２層ゲート下のポテンシヤル
差を増す（すなわちVddを増す）必要が生じ、結
局駆動電力を増大させてしまう。
量QSMAXを大きくするか、クロツクH1，H2の振
幅Vddを大きくする必要がある。しかし第２図に
示すようなCCD遅延線においてはVddを増すこ
とは直接駆動電力の増大につながるし、QSMAXを
増すとH1，H2のゲート容量を増すか、H1，H2
ゲートの第１層、第２層ゲート下のポテンシヤル
差を増す（すなわちVddを増す）必要が生じ、結
局駆動電力を増大させてしまう。
本発明のCCD遅延線はこの問題を解決するた
め以下の手段のいずれか又は両方を有することを
特徴とするものである。
め以下の手段のいずれか又は両方を有することを
特徴とするものである。
(1) 転送ゲートの入力に近い場所で信号電荷Qs
を減衰させる手段を設ける。これによりＳ／Ｎ
比をほぼ一定に保つたまま転送部における最大
信号電荷量を減少させ駆動電力を低減させる。
を減衰させる手段を設ける。これによりＳ／Ｎ
比をほぼ一定に保つたまま転送部における最大
信号電荷量を減少させ駆動電力を低減させる。
(2) Qs設定時のIG，ISゲート下のポテンシヤル
差（φg−φs）を（Vdd−ａ）ｇより大きくする
手段を設けてＳ／Ｎ比を改善する。このとき駆
動電力の点からQSMAXを大きくしないように
H1，H2ゲートの蓄積部の容量Ctに対してCiを
小さく設計する。すなわち、H1，H2の第１層
ゲートの面積よりISゲート面積を小さくする。
差（φg−φs）を（Vdd−ａ）ｇより大きくする
手段を設けてＳ／Ｎ比を改善する。このとき駆
動電力の点からQSMAXを大きくしないように
H1，H2ゲートの蓄積部の容量Ctに対してCiを
小さく設計する。すなわち、H1，H2の第１層
ゲートの面積よりISゲート面積を小さくする。
第１図に本発明の一実施例を示す。ａは平面構
造、ｂは断面ａ−a′における縦構造、ｃは縦構造
に対応したポテンシヤル図である。同図におい
て、６がN+形の拡散層、７がP+形の拡散層であ
る。ISゲート下で設定された信号電荷Qsを、次
段第のH1ゲート下からH2ゲート下に転送する際
にチヤネルストツプ７によりβQsと（１−β）
Qs，ただし０＜β＜１，に分割し、領域A1に転
送された電荷βQsは順次出力側に転送し、領域
A2に転送された電荷（１−β）Qsは拡散層６、
すなわちSD端子に捨てる。この手段により信号
電荷Qsをβ倍に減衰させることができる。βの
値はチヤネルストツプ７の位置により自由に設定
できる。駆動電力の点からこの信号減衰手段は入
力に近い場所に設けることが好ましく、ISゲート
の隣のH1ゲートにこの手段を設けても良い。尚
この減衰手段においては雑音電荷QNもβ倍に減
衰するため、信号電荷がβQsと減るにもかかわら
ず、Ｓ／Ｎ比の劣化はほとんどない。
造、ｂは断面ａ−a′における縦構造、ｃは縦構造
に対応したポテンシヤル図である。同図におい
て、６がN+形の拡散層、７がP+形の拡散層であ
る。ISゲート下で設定された信号電荷Qsを、次
段第のH1ゲート下からH2ゲート下に転送する際
にチヤネルストツプ７によりβQsと（１−β）
Qs，ただし０＜β＜１，に分割し、領域A1に転
送された電荷βQsは順次出力側に転送し、領域
A2に転送された電荷（１−β）Qsは拡散層６、
すなわちSD端子に捨てる。この手段により信号
電荷Qsをβ倍に減衰させることができる。βの
値はチヤネルストツプ７の位置により自由に設定
できる。駆動電力の点からこの信号減衰手段は入
力に近い場所に設けることが好ましく、ISゲート
の隣のH1ゲートにこの手段を設けても良い。尚
この減衰手段においては雑音電荷QNもβ倍に減
衰するため、信号電荷がβQsと減るにもかかわら
ず、Ｓ／Ｎ比の劣化はほとんどない。
第３図ａに第１図の実施例のCCD遅延線全体
の平面構造を示し、同図ｂにタイミングチヤート
例を示す。８が出力アンプで、転送されてきた電
荷を電圧の形でOUT端子に低インピーダンス出
力する機能と、次の電荷が転送されてくるまでに
読終えた電荷を捨てる機能を有する。尚ｂのタイ
ミングチヤートでIS端子に信号を印加している
が、この信号電圧は必ずしもクロツク周期でサン
プルホールドされている必要はない。
の平面構造を示し、同図ｂにタイミングチヤート
例を示す。８が出力アンプで、転送されてきた電
荷を電圧の形でOUT端子に低インピーダンス出
力する機能と、次の電荷が転送されてくるまでに
読終えた電荷を捨てる機能を有する。尚ｂのタイ
ミングチヤートでIS端子に信号を印加している
が、この信号電圧は必ずしもクロツク周期でサン
プルホールドされている必要はない。
第３図ｃは別のタイミングチヤート例であり、
ID端子に信号を印加する場合の例である。この
場合も同様に(4)式で表わされる熱雑音が発生し、
本発明のCCD遅延線によりＳ／Ｎ比を改善する
ことができる。
ID端子に信号を印加する場合の例である。この
場合も同様に(4)式で表わされる熱雑音が発生し、
本発明のCCD遅延線によりＳ／Ｎ比を改善する
ことができる。
第４図は本発明の他の一実施例で、ａが平面構
造であり、ｂ〜ｅが平面構造に対応したポテンシ
ヤル図である。まずｂに示すようにIGとISに高
い電圧を印加して、負電荷をISゲート下に注入す
る。次にｃのようにIGの電圧を下げ、ISの電圧
を信号によつて定まる中間電位として、信号電荷
QsをISゲート下に残す。次のタイミングｄでH1
クロツクが高電位となりQsのうちの一部をH1ゲ
ート下に転送する。次にｅに示すようにISの電位
をさらに下げて残りのQsをすべてH1ゲート下に
転送して信号電荷Qsの注入を完了する。この注
入方式においてはｃのタイミングでISに印加する
電圧を高くすることによりQSMAXを(3)式の制限以
上に大きくすることができ、Ｓ／Ｎ比を改善する
ことができる。
造であり、ｂ〜ｅが平面構造に対応したポテンシ
ヤル図である。まずｂに示すようにIGとISに高
い電圧を印加して、負電荷をISゲート下に注入す
る。次にｃのようにIGの電圧を下げ、ISの電圧
を信号によつて定まる中間電位として、信号電荷
QsをISゲート下に残す。次のタイミングｄでH1
クロツクが高電位となりQsのうちの一部をH1ゲ
ート下に転送する。次にｅに示すようにISの電位
をさらに下げて残りのQsをすべてH1ゲート下に
転送して信号電荷Qsの注入を完了する。この注
入方式においてはｃのタイミングでISに印加する
電圧を高くすることによりQSMAXを(3)式の制限以
上に大きくすることができ、Ｓ／Ｎ比を改善する
ことができる。
第５図ａに第４図の実施例のCCD遅延線全体
の平面構造を示し、図ｂにタイミングチヤート例
を示す。信号に応じてt1，t2，t3のタイミングで
ISの電位をV4からV5の範囲で変調する。ここに
V5はISゲート下のポテンシヤルがφgに等しくな
る電圧、V4は（V3＋V2−V1）に等しい電圧であ
る。
の平面構造を示し、図ｂにタイミングチヤート例
を示す。信号に応じてt1，t2，t3のタイミングで
ISの電位をV4からV5の範囲で変調する。ここに
V5はISゲート下のポテンシヤルがφgに等しくな
る電圧、V4は（V3＋V2−V1）に等しい電圧であ
る。
第６図に本発明のさらに他の一実施例を示す。
ａが平面構造、ｂ〜ｄが平面構造に対応したポテ
ンシヤル図である。ISゲートの次段のゲートH3
をH1より高振幅で駆動し、ISのゲート面積をH1
〜H3の第１層ゲート面積より小さくする点を特
徴とする。第２図の例に比べH3の振幅を大きく
しているため（φg−φs）を大きくでき、Ciが小
さいにもかかわらずQSMAXを減らさないようにで
き、Ｓ／Ｎ比を改善できる。駆動電力はH1，H2
ゲートの容量とパルス振幅が変わらないためほと
んど増加しない。
ａが平面構造、ｂ〜ｄが平面構造に対応したポテ
ンシヤル図である。ISゲートの次段のゲートH3
をH1より高振幅で駆動し、ISのゲート面積をH1
〜H3の第１層ゲート面積より小さくする点を特
徴とする。第２図の例に比べH3の振幅を大きく
しているため（φg−φs）を大きくでき、Ciが小
さいにもかかわらずQSMAXを減らさないようにで
き、Ｓ／Ｎ比を改善できる。駆動電力はH1，H2
ゲートの容量とパルス振幅が変わらないためほと
んど増加しない。
第７図ａは第６図の実施例のCCD遅延線全体
の平面構造図、同図ｂはタイミングチヤートであ
る。ISに信号を印加する例を示している。
の平面構造図、同図ｂはタイミングチヤートであ
る。ISに信号を印加する例を示している。
第８図は本発明のCCD遅延線を撮像素子の水
平CCDに応用した例を示し、出力電荷をＫ倍
（０＜Ｋ＜１）して再入力させることによつて巡
回形くし形フイルタの機能を持たせている。くし
形フイルタはＳ／Ｎ比を向上させることを目的と
しているため特にCCD遅延線の入力部における
Ｓ／Ｎ劣化に注意する必要がある。さらにＫ＜１
の制約があるためQSMAXを大きくしてＳ／Ｎ比を
稼ぐことができない。この点からこのような応用
においては特に本発明によるCCD遅延線が有効
になる。
平CCDに応用した例を示し、出力電荷をＫ倍
（０＜Ｋ＜１）して再入力させることによつて巡
回形くし形フイルタの機能を持たせている。くし
形フイルタはＳ／Ｎ比を向上させることを目的と
しているため特にCCD遅延線の入力部における
Ｓ／Ｎ劣化に注意する必要がある。さらにＫ＜１
の制約があるためQSMAXを大きくしてＳ／Ｎ比を
稼ぐことができない。この点からこのような応用
においては特に本発明によるCCD遅延線が有効
になる。
２１は雑音低減アンプで相関ダブルサンプリン
グのような出力部雑音抑圧の機能を有するアンプ
である。２２が垂直方向に電荷を転送するための
垂直CCD、２３が転送ゲート、２４がフオトダ
イオードである。V1，V2は垂直CCD２２のクロ
ツクで、配線は図示していないがすべての垂直
CCD２２には右端と同様に接続されている。垂
直帰線期間にTGに正のパルスを印加してフオト
ダイオード上の信号電荷を垂直CCD２２に転送
する。垂直走査期間の水平帰線期間に垂直CCD
２２の信号電荷を１ステージずつ上に転送し１行
分の信号電荷を水平CCD（ゲート１、拡散層３，
６、出力アンプ８から成る部分を総称してこう呼
ぶ）に転送する。水平走査期間に水平CCDの信
号電荷を順次シフトさせOUT端子よりビデオ信
号を得る。同時に出力信号を雑音低減アンプを介
してIS（又はIG又はID）端子にフイードバツク
し、信号電荷Qsに変換して水平CCD上を転送し、
次の水平走査期間に次に行の同列の信号電荷と加
算する。このフイードバツクループの利得Ｋは０
＜Ｋ＜１に設定し、Ｓ／Ｎ比改善効果を大きくと
りたい時はＫの値を大きくする。
グのような出力部雑音抑圧の機能を有するアンプ
である。２２が垂直方向に電荷を転送するための
垂直CCD、２３が転送ゲート、２４がフオトダ
イオードである。V1，V2は垂直CCD２２のクロ
ツクで、配線は図示していないがすべての垂直
CCD２２には右端と同様に接続されている。垂
直帰線期間にTGに正のパルスを印加してフオト
ダイオード上の信号電荷を垂直CCD２２に転送
する。垂直走査期間の水平帰線期間に垂直CCD
２２の信号電荷を１ステージずつ上に転送し１行
分の信号電荷を水平CCD（ゲート１、拡散層３，
６、出力アンプ８から成る部分を総称してこう呼
ぶ）に転送する。水平走査期間に水平CCDの信
号電荷を順次シフトさせOUT端子よりビデオ信
号を得る。同時に出力信号を雑音低減アンプを介
してIS（又はIG又はID）端子にフイードバツク
し、信号電荷Qsに変換して水平CCD上を転送し、
次の水平走査期間に次に行の同列の信号電荷と加
算する。このフイードバツクループの利得Ｋは０
＜Ｋ＜１に設定し、Ｓ／Ｎ比改善効果を大きくと
りたい時はＫの値を大きくする。
第９図は本発明のCCD遅延線を撮像素子の水
平CCDに応用した別の例で、垂直スミア等の不
要電荷を高いＳ／Ｎ比で検出するために本発明の
CCD遅延線を用いる。２５が垂直CCD、２６が
信号電荷転送用の水平CCD、２７が転送ゲート、
３１が雑音低減アンプで相関ダブルサンプリング
等により水平CCD２６の出力部雑音を抑圧する。
３２がアンプ、３３が差動アンプで、ここで垂直
スミアをキヤンセルさせる。３４が信号出力端子
である。垂直CCD２５のＡのゲート下とＢのゲ
ート下には等量の垂直スミア電荷が蓄積されてい
る。Ｂのゲート下には転送されてきた信号電荷も
蓄積されている。水平帰線期間にまずＡの垂直ス
ミア電荷を水平CCD２６、転送ゲート２７を介
して垂直スミア転送用の水平CCDに転送する。
次にＢの信号電荷と垂直スミア電荷を水平CCD
２６に転送する。垂直スミア転送用水平CCDと
水平CCDは同じクロツクで動作させ、OUT１端
子には垂直スミアを、OUT２端子には信号と垂
直スミアを同時に出力する。両者の差をとれば垂
直スミアのない高画質のビデオ信号が得られるの
であるが、単に差をとるとＳ／Ｎ比が3dB劣化す
る。そのため垂直スミア用水平CCDを巡回形く
し形フイルタとして用いてOUT１端子から出力
される垂直スミアのＳ／Ｎ比を改善している。垂
直スミアの量は１列中のどの画素もほとんど等量
であるため、帰還率Ｋを１に近づけてＳ／Ｎ比を
大幅に改善することができ、垂直スミアキヤンセ
ルによるＳ／Ｎ比の劣化をほとんど無くすことが
できる。
平CCDに応用した別の例で、垂直スミア等の不
要電荷を高いＳ／Ｎ比で検出するために本発明の
CCD遅延線を用いる。２５が垂直CCD、２６が
信号電荷転送用の水平CCD、２７が転送ゲート、
３１が雑音低減アンプで相関ダブルサンプリング
等により水平CCD２６の出力部雑音を抑圧する。
３２がアンプ、３３が差動アンプで、ここで垂直
スミアをキヤンセルさせる。３４が信号出力端子
である。垂直CCD２５のＡのゲート下とＢのゲ
ート下には等量の垂直スミア電荷が蓄積されてい
る。Ｂのゲート下には転送されてきた信号電荷も
蓄積されている。水平帰線期間にまずＡの垂直ス
ミア電荷を水平CCD２６、転送ゲート２７を介
して垂直スミア転送用の水平CCDに転送する。
次にＢの信号電荷と垂直スミア電荷を水平CCD
２６に転送する。垂直スミア転送用水平CCDと
水平CCDは同じクロツクで動作させ、OUT１端
子には垂直スミアを、OUT２端子には信号と垂
直スミアを同時に出力する。両者の差をとれば垂
直スミアのない高画質のビデオ信号が得られるの
であるが、単に差をとるとＳ／Ｎ比が3dB劣化す
る。そのため垂直スミア用水平CCDを巡回形く
し形フイルタとして用いてOUT１端子から出力
される垂直スミアのＳ／Ｎ比を改善している。垂
直スミアの量は１列中のどの画素もほとんど等量
であるため、帰還率Ｋを１に近づけてＳ／Ｎ比を
大幅に改善することができ、垂直スミアキヤンセ
ルによるＳ／Ｎ比の劣化をほとんど無くすことが
できる。
第１０図は本発明のCCD遅延線を撮像素子の
水平CCDに応用した別の例で、フイールド周期
の巡回形フイルタを構成してＳ／Ｎ比の改善とけ
い光灯照明下などでのフリツカ現象の抑圧をはか
つた例である。
水平CCDに応用した別の例で、フイールド周期
の巡回形フイルタを構成してＳ／Ｎ比の改善とけ
い光灯照明下などでのフリツカ現象の抑圧をはか
つた例である。
第１１図は本発明のCCD遅延線をフイールド
遅延線に応用した例であり、前記の説明から高い
Ｓ／Ｎ比ももつた低電力のフイールド遅延線が得
られることが理解できよう。
遅延線に応用した例であり、前記の説明から高い
Ｓ／Ｎ比ももつた低電力のフイールド遅延線が得
られることが理解できよう。
尚第８図〜第１１図に示した応用例では第１
図，第３図の実施例のCCD遅延線を用いて説明
したが、これを第４図〜第７図に示した実施例の
CCD遅延線を用いても同様の高Ｓ／Ｎ比、低駆
動電力の効果が得られる。
図，第３図の実施例のCCD遅延線を用いて説明
したが、これを第４図〜第７図に示した実施例の
CCD遅延線を用いても同様の高Ｓ／Ｎ比、低駆
動電力の効果が得られる。
また本明細書全般にわたり２相埋込みチヤネル
のCCDについて説明したが、これを表面チヤネ
ルのCCD、３相、４相あるいは多相のCCDに置
換えても、同様の概念で目的を達成することがで
きる。
のCCDについて説明したが、これを表面チヤネ
ルのCCD、３相、４相あるいは多相のCCDに置
換えても、同様の概念で目的を達成することがで
きる。
以上説明したように本発明のCCD遅延線は高
いＳ／Ｎ比と低駆動電力を同時に達成できる。尚
本明細書においてはCCD遅延線入力部の熱雑音
に対するＳ／Ｎ比のみを説明したが、検討によれ
ば１／ｆ雑音についても(5)式の比例式がほぼ成立
することが判つているので、本発明のCCD遅延
線は１／ｆ雑音についても同様のＳ／Ｎ比較改善
効果を有する。１／ｆ雑音は一般にIGとISのチ
ヤネルポテンシヤルφg，φsを変動させるが、そ
の電圧変動量はチヤネル面積の平方根に反比例す
ることが知られている。通常IGゲート面積はIS
ゲート面積より大きく設計するためφsの変動の方
が支配的になる。すなわち入力部の１／ｆ雑音電
圧は１／√にほぼ比例すると考えられる。従つ
て雑音電荷は√に比例し、熱雑音の式、(4)式と
同じ比例関係になるため、熱雑音の場合と同じ考
え方で１／ｆ雑音に対するＳ／Ｎ比も改善できる
わけである。
いＳ／Ｎ比と低駆動電力を同時に達成できる。尚
本明細書においてはCCD遅延線入力部の熱雑音
に対するＳ／Ｎ比のみを説明したが、検討によれ
ば１／ｆ雑音についても(5)式の比例式がほぼ成立
することが判つているので、本発明のCCD遅延
線は１／ｆ雑音についても同様のＳ／Ｎ比較改善
効果を有する。１／ｆ雑音は一般にIGとISのチ
ヤネルポテンシヤルφg，φsを変動させるが、そ
の電圧変動量はチヤネル面積の平方根に反比例す
ることが知られている。通常IGゲート面積はIS
ゲート面積より大きく設計するためφsの変動の方
が支配的になる。すなわち入力部の１／ｆ雑音電
圧は１／√にほぼ比例すると考えられる。従つ
て雑音電荷は√に比例し、熱雑音の式、(4)式と
同じ比例関係になるため、熱雑音の場合と同じ考
え方で１／ｆ雑音に対するＳ／Ｎ比も改善できる
わけである。
第１図ａ〜ｃは本発明の一実施例を示す図で、
ａはCCD要部の平面構造図、ｂはその縦構造図、
ｃは動作説明用ポテンシヤル図、第２図ａ〜ｆは
従来のCCD遅延線の例を示す図で、ａはその平
面構造図、ｂは縦構造図、ｃ〜ｆは動作説明用ポ
テンシヤル図、第３図ａ〜ｃは本発明のCCD遅
延線の一実施例を示す図で、ａは全体の平面構造
図、ｂ及びｃは動作説明用タイミングチヤート
図、第４図ａ〜ｅは本発明の他の一実施例を示す
図で、ａはCCD遅延線の要部の平面構造図、ｂ
〜ｅは動作説明用ポテンシヤル図、第５図ａ，ｂ
は第４図に示した実施例の全体の平面構造図及び
動作説明用タイミングチヤート図、第６図ａ〜ｄ
は本発明のさらに他の一実施例を示す図で、ａは
要部の平面構造図、ｂ〜ｄは動作説明用ポテンシ
ヤル図、第７図ａ，ｂは第６図に示した実施例の
全体の平面構造図及び動作説明用タイミングチヤ
ート図、第８図〜第１１図は、本発明のCCD遅
延線を撮像素子の信号転送用水平CCDに応用し
た実施例を示す平面構造図である。 １，１１，１２……CCDゲート、２〜４，６，
７……拡散層、５……基板、８……CCD出力ア
ンプ、２１，３１……雑音低減アンプ、３２，３
３……アンプ、３４……出力端子、２２，２５…
…垂直CCD、２６……水平CCD、２３，２７…
…転送ゲート、２４……フオトダイオード。
ａはCCD要部の平面構造図、ｂはその縦構造図、
ｃは動作説明用ポテンシヤル図、第２図ａ〜ｆは
従来のCCD遅延線の例を示す図で、ａはその平
面構造図、ｂは縦構造図、ｃ〜ｆは動作説明用ポ
テンシヤル図、第３図ａ〜ｃは本発明のCCD遅
延線の一実施例を示す図で、ａは全体の平面構造
図、ｂ及びｃは動作説明用タイミングチヤート
図、第４図ａ〜ｅは本発明の他の一実施例を示す
図で、ａはCCD遅延線の要部の平面構造図、ｂ
〜ｅは動作説明用ポテンシヤル図、第５図ａ，ｂ
は第４図に示した実施例の全体の平面構造図及び
動作説明用タイミングチヤート図、第６図ａ〜ｄ
は本発明のさらに他の一実施例を示す図で、ａは
要部の平面構造図、ｂ〜ｄは動作説明用ポテンシ
ヤル図、第７図ａ，ｂは第６図に示した実施例の
全体の平面構造図及び動作説明用タイミングチヤ
ート図、第８図〜第１１図は、本発明のCCD遅
延線を撮像素子の信号転送用水平CCDに応用し
た実施例を示す平面構造図である。 １，１１，１２……CCDゲート、２〜４，６，
７……拡散層、５……基板、８……CCD出力ア
ンプ、２１，３１……雑音低減アンプ、３２，３
３……アンプ、３４……出力端子、２２，２５…
…垂直CCD、２６……水平CCD、２３，２７…
…転送ゲート、２４……フオトダイオード。
Claims (1)
- 【特許請求の範囲】 １ 信号電荷Qsが注入される蓄積ゲートを有す
る入力手段と、電荷が順次転送される複数の転送
ゲートを有する転送手段とを備えたCCD遅延線
において、上記転送手段内の入力手段に近い位置
に電荷を所定の割合で減衰させる手段を設け、上
記転送手段が上記入力手段に注入された信号電荷
Qsよりも小さい電荷を転送することを特徴とす
るCCD遅延線。 ２ 蓄積容量Ciに電圧Viが印加されることによ
り信号電荷Qsが注入される蓄積ゲートを有する
入力手段と、蓄積容量Ctに振幅Vtのパルスが印
加されることにより電荷が順次転送される複数の
転送ゲートを有する転送手段とを備えたCCD遅
延線において、上記蓄積ゲートの蓄積容量Ciを上
記転送ゲートの蓄積容量Ctより小さくし、かつ
上記蓄積ゲートに印加される電圧Viを上記転送
ゲートに印加されるパルスの振幅Vtよりも大き
くしたことを特徴とするCCD遅延線。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60171089A JPS6233399A (ja) | 1985-08-05 | 1985-08-05 | Ｃｃｄ遅延線 |
| US06/893,181 US4796071A (en) | 1985-08-05 | 1986-08-05 | Charge coupled device delay line |
| EP86110805A EP0211441A3 (en) | 1985-08-05 | 1986-08-05 | Charge coupled device delay line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60171089A JPS6233399A (ja) | 1985-08-05 | 1985-08-05 | Ｃｃｄ遅延線 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6233399A JPS6233399A (ja) | 1987-02-13 |
| JPH0519800B2 true JPH0519800B2 (ja) | 1993-03-17 |
Family
ID=15916788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60171089A Granted JPS6233399A (ja) | 1985-08-05 | 1985-08-05 | Ｃｃｄ遅延線 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4796071A (ja) |
| EP (1) | EP0211441A3 (ja) |
| JP (1) | JPS6233399A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2900382B2 (ja) * | 1988-11-18 | 1999-06-02 | 日本電気株式会社 | 固体撮像装置 |
| US5182622A (en) * | 1989-02-14 | 1993-01-26 | Sony Corporation | Charge coupled device imager having multichannel readout structure |
| JP2969702B2 (ja) * | 1989-02-14 | 1999-11-02 | ソニー株式会社 | 固体撮像素子 |
| US5210777A (en) * | 1989-04-17 | 1993-05-11 | Sony Corporation | Charge coupled device having switched inverting and non-inverting input signal paths, input biassing circuit and temperature compensation |
| NL9000297A (nl) * | 1990-02-08 | 1991-09-02 | Philips Nv | Ladingsgekoppelde inrichting. |
| GB2323471B (en) | 1997-03-22 | 2002-04-17 | Eev Ltd | CCd imagers |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4158209A (en) * | 1977-08-02 | 1979-06-12 | Rca Corporation | CCD comb filters |
| JPS5511305A (en) * | 1978-07-10 | 1980-01-26 | Oki Electric Ind Co Ltd | Charge-coupling device for analog signal processing |
| US4165537A (en) * | 1978-08-16 | 1979-08-21 | General Electric Company | Analog charge transfer apparatus |
| JPS59172195A (ja) * | 1983-03-19 | 1984-09-28 | Hitachi Ltd | 電荷結合装置 |
-
1985
- 1985-08-05 JP JP60171089A patent/JPS6233399A/ja active Granted
-
1986
- 1986-08-05 EP EP86110805A patent/EP0211441A3/en not_active Withdrawn
- 1986-08-05 US US06/893,181 patent/US4796071A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0211441A2 (en) | 1987-02-25 |
| US4796071A (en) | 1989-01-03 |
| EP0211441A3 (en) | 1988-07-27 |
| JPS6233399A (ja) | 1987-02-13 |
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