JPH0119647B2 - - Google Patents
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- Publication number
- JPH0119647B2 JPH0119647B2 JP56162453A JP16245381A JPH0119647B2 JP H0119647 B2 JPH0119647 B2 JP H0119647B2 JP 56162453 A JP56162453 A JP 56162453A JP 16245381 A JP16245381 A JP 16245381A JP H0119647 B2 JPH0119647 B2 JP H0119647B2
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- effect transistor
- junction field
- amplifier
- source
- Prior art date
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- Expired
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- 230000005669 field effect Effects 0.000 claims description 23
- 239000003990 capacitor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は初段に接合型電界効果トランジスタを
使用し、次段に演算増幅器を使用したフオノイコ
ライザ等の増幅器に関し、出力DC電圧の安定化
を図り、かつ接合型電界効果トランジスタのゲー
ト・ソース間電圧が常にOVになるように制御す
ることによつてその相互コンダタタンスを最大に
し、低雑音化を図るようにしたものである。
使用し、次段に演算増幅器を使用したフオノイコ
ライザ等の増幅器に関し、出力DC電圧の安定化
を図り、かつ接合型電界効果トランジスタのゲー
ト・ソース間電圧が常にOVになるように制御す
ることによつてその相互コンダタタンスを最大に
し、低雑音化を図るようにしたものである。
以下本発明の一実施例を第１図とともに説明す
る。
る。
第１図において、１は信号入力端子、Q1は初
段の接合型電界効果トランジスタ、２はその反転
入力端が上記接合型電界効果トランジスタQ1の
ドレインに接続された演算増幅器、３は信号出力
端子、４は出力端子３と接合型電界効果トランジ
スタQ1のソースの間に接続された負帰還回路、
５，６は正・負の電源端子、Q2は接合型電界効
果トランジスタQ1のソースと負の電源端子６の
間に接続された電源電圧制御用のトランジスタ、
７は出力端子３と上記トランジスタQ2のベース
の間に接続された第１のサーボ増幅器、８は接合
型電界効果トランジスタQ1のソースと演算増幅
器２の非反転入力端の間に接続された第２の演算
増幅器、R1〜R9は抵抗、C1〜C5はコンデンサで
ある。
段の接合型電界効果トランジスタ、２はその反転
入力端が上記接合型電界効果トランジスタQ1の
ドレインに接続された演算増幅器、３は信号出力
端子、４は出力端子３と接合型電界効果トランジ
スタQ1のソースの間に接続された負帰還回路、
５，６は正・負の電源端子、Q2は接合型電界効
果トランジスタQ1のソースと負の電源端子６の
間に接続された電源電圧制御用のトランジスタ、
７は出力端子３と上記トランジスタQ2のベース
の間に接続された第１のサーボ増幅器、８は接合
型電界効果トランジスタQ1のソースと演算増幅
器２の非反転入力端の間に接続された第２の演算
増幅器、R1〜R9は抵抗、C1〜C5はコンデンサで
ある。
上記構成において、演算増幅器２はDC利得が
十分大きいため、反転入力端と非反転入力端のバ
イアス電圧V2とV1は、動作状態においてほぼ等
しくならなければならない。
十分大きいため、反転入力端と非反転入力端のバ
イアス電圧V2とV1は、動作状態においてほぼ等
しくならなければならない。
そこでこの実施例では、接合型電界効果トラン
ジスタQ1のソースと負の電源端子６の間に電流
可変手段を構成する電源電圧制御用のトランジス
タQ2を挿入し、一方、出力端子３に現われる出
力信号を抵抗R5、コンデンサC2からなるローパ
スフイルタに加えてそのDC成分をとり出し、こ
のDC電圧を第１のサーボ増幅器７の非反転入力
に加え、反転入力の基準電圧（第１図の実施例で
はOV）と比較し増幅して、その出力を上記電源
電圧制御用のトランジスタQ2のベースに加え、
常に演算増幅器２の反転入力端のバイアス電圧
V1と非反転入力端のバイアス電圧V2が等しくな
るようなドレイン電流Ibが初段の接合型電界効果
トランジスタQ1に流れるように制御している。
このようにすれば、演算増幅器２の出力端のDC
電圧が変動するのを防止し、安定した動作を行な
わせることができる。
ジスタQ1のソースと負の電源端子６の間に電流
可変手段を構成する電源電圧制御用のトランジス
タQ2を挿入し、一方、出力端子３に現われる出
力信号を抵抗R5、コンデンサC2からなるローパ
スフイルタに加えてそのDC成分をとり出し、こ
のDC電圧を第１のサーボ増幅器７の非反転入力
に加え、反転入力の基準電圧（第１図の実施例で
はOV）と比較し増幅して、その出力を上記電源
電圧制御用のトランジスタQ2のベースに加え、
常に演算増幅器２の反転入力端のバイアス電圧
V1と非反転入力端のバイアス電圧V2が等しくな
るようなドレイン電流Ibが初段の接合型電界効果
トランジスタQ1に流れるように制御している。
このようにすれば、演算増幅器２の出力端のDC
電圧が変動するのを防止し、安定した動作を行な
わせることができる。
ところで、このような制御をかけた場合、ドレ
イン電流IDは、 ID＝（Vcc−V2）／R3 ＝（Vcc−V1）／R3 となり、このドレイン電流IDが演算増幅器２の非
反転入力端のバイアス電圧V1によつて可変でき
ることがわかる。そこで、第２のサーボ増幅器８
により初段の接合型電界効果トランジスタQ1の
ソース電圧Vsを検出し、その出力で、接合型電
界効果トランジスタQ1のソース電圧がOVとなる
ようなドレイン電流IDが流れるように演算増幅器
２の非反転入力端のバイアス電圧V1を制御すれ
ば、初段の接合型電界効果トランジスタQ1のゲ
ート・ソース間電圧VGSが常にOVになり、その
相互コンダクタンスgmが大きくなり、雑音の低
減を図ることができる。
イン電流IDは、 ID＝（Vcc−V2）／R3 ＝（Vcc−V1）／R3 となり、このドレイン電流IDが演算増幅器２の非
反転入力端のバイアス電圧V1によつて可変でき
ることがわかる。そこで、第２のサーボ増幅器８
により初段の接合型電界効果トランジスタQ1の
ソース電圧Vsを検出し、その出力で、接合型電
界効果トランジスタQ1のソース電圧がOVとなる
ようなドレイン電流IDが流れるように演算増幅器
２の非反転入力端のバイアス電圧V1を制御すれ
ば、初段の接合型電界効果トランジスタQ1のゲ
ート・ソース間電圧VGSが常にOVになり、その
相互コンダクタンスgmが大きくなり、雑音の低
減を図ることができる。
第２図は本発明をフオノイコライザ増幅器に応
用した実施例を示すものであり、第１図と同一機
能を有する分部には同一符号を付して説明を省略
する。負帰還回路４は抵抗R11，R12、コンデン
サC5，C6で構成され、第１のサーボ増幅器７は
抵抗R10とトランジスタQ3，Q4で構成され、第２
のサーボ増幅器８はトランジスタQ5、ダイオー
ドＤで構成されている。
用した実施例を示すものであり、第１図と同一機
能を有する分部には同一符号を付して説明を省略
する。負帰還回路４は抵抗R11，R12、コンデン
サC5，C6で構成され、第１のサーボ増幅器７は
抵抗R10とトランジスタQ3，Q4で構成され、第２
のサーボ増幅器８はトランジスタQ5、ダイオー
ドＤで構成されている。
以上のように本発明は、演算増幅器の出力端に
現われるDC電圧を第１のサーボ増幅器で検出し、
その出力で初段の接合型電界効果トランジスタの
ソース電流を可変し、上記演算増幅器の反転入力
端と非反転入力端のバイアス電圧を等しくして出
力DC電圧の安定化を図るとともに、上記初段の
接合型電界効果トランジスタのソース電圧を第２
のサーボ増幅器で検出し、その出力で上記演算増
幅器の非反転入力端のバイアス電圧を可変し、上
記初段の接合型電界効果トランジスタのゲート・
ソース間電圧が常にOVになるように制御するこ
とにより、上記接合型電界効果トランジスタの相
互コンダクタンスを大きくするようにしたもので
あるから、初段の接合型電界効果トランジスタの
雑音の低減を図ることもできる。
現われるDC電圧を第１のサーボ増幅器で検出し、
その出力で初段の接合型電界効果トランジスタの
ソース電流を可変し、上記演算増幅器の反転入力
端と非反転入力端のバイアス電圧を等しくして出
力DC電圧の安定化を図るとともに、上記初段の
接合型電界効果トランジスタのソース電圧を第２
のサーボ増幅器で検出し、その出力で上記演算増
幅器の非反転入力端のバイアス電圧を可変し、上
記初段の接合型電界効果トランジスタのゲート・
ソース間電圧が常にOVになるように制御するこ
とにより、上記接合型電界効果トランジスタの相
互コンダクタンスを大きくするようにしたもので
あるから、初段の接合型電界効果トランジスタの
雑音の低減を図ることもできる。
第１図は本発明の一実施例の回路図、第２図は
本発明をフオノイコライザ増幅器に応用した実施
例を示す回路図である。 １……信号入力端子、２……演算増幅器、３…
…信号出力端子、４……負帰還回路、５，６……
正、負の電源端子、７……第１のサーボ増幅器、
８……第２のサーボ増幅器、Q1……初段の接合
型電界効果トランジスタ、Q2……電源電圧制御
用のトランジスタ（電流可変手段）。
本発明をフオノイコライザ増幅器に応用した実施
例を示す回路図である。 １……信号入力端子、２……演算増幅器、３…
…信号出力端子、４……負帰還回路、５，６……
正、負の電源端子、７……第１のサーボ増幅器、
８……第２のサーボ増幅器、Q1……初段の接合
型電界効果トランジスタ、Q2……電源電圧制御
用のトランジスタ（電流可変手段）。
Claims (1)
- １ 初段のソース接地の接合型電界効果トランジ
スタと、そのドレインに反転入力端が接続された
演算増幅器と、上記演算増幅器の出力端と上記接
合型電界効果トランジスタのソースの間に接続さ
れた負帰還回路と、上記演算増幅器の出力端に現
われるDC電圧を検出して増幅する第１のサーボ
増幅器と、上記接合型電界効果トランジスタのソ
ースに流れる電流を可変する電流可変手段と、上
記接合型電界効果トランジスタのソースに現われ
るDC電圧を検出して増幅する第２のサーボ増幅
器とを備え、上記演算増幅器の反転入力と非反転
入力のバイアス電圧が等しくなるように、上記第
１のサーボ増幅器の出力で上記電流可変手段を制
御するとともに、上記接合型電界効果トランジス
タのゲートソース間電圧がOVになるように、上
記第２のサーボ増幅器の出力で上記演算増幅器の
非反転入力のバイアス電圧を制御するようにした
ことを特徴とする増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162453A JPS5863205A (ja) | 1981-10-12 | 1981-10-12 | 増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162453A JPS5863205A (ja) | 1981-10-12 | 1981-10-12 | 増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5863205A JPS5863205A (ja) | 1983-04-15 |
| JPH0119647B2 true JPH0119647B2 (ja) | 1989-04-12 |
Family
ID=15754895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56162453A Granted JPS5863205A (ja) | 1981-10-12 | 1981-10-12 | 増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5863205A (ja) |
-
1981
- 1981-10-12 JP JP56162453A patent/JPS5863205A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5863205A (ja) | 1983-04-15 |
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