JPH01205468A - Ｍｏｓ型トランジスタのゲート電極並びにその製造方法 - Google Patents
Ｍｏｓ型トランジスタのゲート電極並びにその製造方法Info
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- JPH01205468A JPH01205468A JP3024288A JP3024288A JPH01205468A JP H01205468 A JPH01205468 A JP H01205468A JP 3024288 A JP3024288 A JP 3024288A JP 3024288 A JP3024288 A JP 3024288A JP H01205468 A JPH01205468 A JP H01205468A
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- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 38
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 22
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229910052751 metal Inorganic materials 0.000 claims abstract description 17
- 239000002184 metal Substances 0.000 claims abstract description 17
- 238000002844 melting Methods 0.000 claims abstract description 15
- 230000008018 melting Effects 0.000 claims abstract description 14
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000000059 patterning Methods 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 abstract description 7
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 abstract description 7
- 229910021342 tungsten silicide Inorganic materials 0.000 abstract description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 4
- 239000000203 mixture Substances 0.000 abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 abstract description 2
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 2
- 239000011574 phosphorus Substances 0.000 abstract description 2
- 230000001681 protective effect Effects 0.000 description 5
- 239000003870 refractory metal Substances 0.000 description 3
- 238000001947 vapour-phase growth Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳ型トランジスタのゲート電極およびそ
の製造方法に関する。
の製造方法に関する。
高い集積度をもつＭＯ５型半導体集積回路では、トラン
ジスタはポリサイド構造のゲート電極とし、さらにゲー
ト電極の側面に５ｉ０２もしくはＳｉ３Ｎ４の側壁を設
け、この絶縁膜をイオン注入の際の保護膜としてイオン
注入を行ない、ソース、ゲート領域を形成する技術が一
般的になっている。
ジスタはポリサイド構造のゲート電極とし、さらにゲー
ト電極の側面に５ｉ０２もしくはＳｉ３Ｎ４の側壁を設
け、この絶縁膜をイオン注入の際の保護膜としてイオン
注入を行ない、ソース、ゲート領域を形成する技術が一
般的になっている。
上記のＭＯ５型トランジスタのゲート電極の従来の製造
方法につき、第３図を参照して説明する。先ず同図（ａ
）に示すように、半導体基板ｌｌ上にゲー］・酸化膜１
２．多結晶シリコン膜１３を成長させた後、さらにその
上に高融点金属シリサイド例えばタングステンシリサイ
ド膜１４を成長させる。そして多結晶シリコン膜１３、
タングステンシリサイド膜１４をパターニングして、同
図（ｂ）に示すようにポリサイド構造のゲート電極１０
を形成する。次に同図（Ｃ）に示すように、ゲート電極
１ｏをおおうようにして基板全面に気相成長法による酸
化膜１５を堆積してから、異方性ドライエツチングによ
り全面をエッチバックし、ゲート電極１゜の側面に、酸
化膜側壁１５′をのこし、側壁を有するゲート電極を形
成する。
方法につき、第３図を参照して説明する。先ず同図（ａ
）に示すように、半導体基板ｌｌ上にゲー］・酸化膜１
２．多結晶シリコン膜１３を成長させた後、さらにその
上に高融点金属シリサイド例えばタングステンシリサイ
ド膜１４を成長させる。そして多結晶シリコン膜１３、
タングステンシリサイド膜１４をパターニングして、同
図（ｂ）に示すようにポリサイド構造のゲート電極１０
を形成する。次に同図（Ｃ）に示すように、ゲート電極
１ｏをおおうようにして基板全面に気相成長法による酸
化膜１５を堆積してから、異方性ドライエツチングによ
り全面をエッチバックし、ゲート電極１゜の側面に、酸
化膜側壁１５′をのこし、側壁を有するゲート電極を形
成する。
前述した従来のゲート電極は、高融点金属シリサイド膜
が最」−膜であるため異方性エツチングのときに直接イ
オンによりダメジを受け、高融点金属シリサイド膜の組
成比がメタルリ・ンチになる。この状態で熱処理を行な
うと、特に酸素雰囲気中では、高融点金属シリサイド膜
が多結晶シリコン膜から剥離するという欠点がある。
が最」−膜であるため異方性エツチングのときに直接イ
オンによりダメジを受け、高融点金属シリサイド膜の組
成比がメタルリ・ンチになる。この状態で熱処理を行な
うと、特に酸素雰囲気中では、高融点金属シリサイド膜
が多結晶シリコン膜から剥離するという欠点がある。
本発明の目的は、上記の欠点を除去した、ポリサイド構
造のゲート電極の製造方法および、この製造方法による
グーｌ−電極を有するＭＯＳ型トランジスタを提供する
ことにある。
造のゲート電極の製造方法および、この製造方法による
グーｌ−電極を有するＭＯＳ型トランジスタを提供する
ことにある。
本発明のゲート電極の製造方法は、半導体基板の一十面
に形成されたゲート醇化膜上に、順次第１多結晶シリコ
ン膜、高融点金属シリサイド膜を形成する工程と、前記
高融点金属シリサイド膜」−に多結晶シリコン膜もしく
は非晶質シリコン膜を形成する工程と、前記第１多結晶
シリコン膜・高融点金属シリサイド膜・多結晶シリコン
膜もしくは非晶質シリコン膜をパターニングしてゲート
電極を形成する工程と、前記ゲート電極をおおい絶縁膜
を形成した後、異方性エンチングにより前記絶縁膜をゲ
ート電極の側壁部分を残し、他の部分を除去する工程と
からなるものである。このゲート電極を形成後、ソース
・トレイン領域形成を行なったＭＯＳ型トランジスタは
、ゲート酸化股上に順次第１多結晶シリコン膜、高融点
金属シリサイド膜、多結晶シリコン膜が積層されてなり
、側壁に絶縁膜を有する。
に形成されたゲート醇化膜上に、順次第１多結晶シリコ
ン膜、高融点金属シリサイド膜を形成する工程と、前記
高融点金属シリサイド膜」−に多結晶シリコン膜もしく
は非晶質シリコン膜を形成する工程と、前記第１多結晶
シリコン膜・高融点金属シリサイド膜・多結晶シリコン
膜もしくは非晶質シリコン膜をパターニングしてゲート
電極を形成する工程と、前記ゲート電極をおおい絶縁膜
を形成した後、異方性エンチングにより前記絶縁膜をゲ
ート電極の側壁部分を残し、他の部分を除去する工程と
からなるものである。このゲート電極を形成後、ソース
・トレイン領域形成を行なったＭＯＳ型トランジスタは
、ゲート酸化股上に順次第１多結晶シリコン膜、高融点
金属シリサイド膜、多結晶シリコン膜が積層されてなり
、側壁に絶縁膜を有する。
ポリサイド構造の、上層であるシリサイド膜は多結晶シ
リコン膜もしくは非晶質シリコン膜で保護されていて、
異方性エツチングの際、ダメジをうけない。したがって
、その組成は一定であり、後の処理における熱処理によ
り、下層の多結晶シリコン膜から剥離することがない。
リコン膜もしくは非晶質シリコン膜で保護されていて、
異方性エツチングの際、ダメジをうけない。したがって
、その組成は一定であり、後の処理における熱処理によ
り、下層の多結晶シリコン膜から剥離することがない。
ここで保護膜である多結晶シリコン膜、非晶質シリコン
膜は異方性エツチングに対して、耐性があり、多少その
表面がイオン損傷をうけても、組成の変化はない。
膜は異方性エツチングに対して、耐性があり、多少その
表面がイオン損傷をうけても、組成の変化はない。
以下、本発明のゲート電極の製造方法を、実施例につき
説明する。第１図は、第１実施例の主要工程を示す断面
図である。第１図（ａ）に示すように、シリコン基板１
上に、ゲート酸化膜２を３ｏｏｉ形成し、その上に多結
晶シリコン膜３をｚｏｏｏ′Ａ被着した後不純物として
リンを添加する。次に高融点金属シリサイド膜としてタ
ングステンシリサイド膜４を２ｏｏｏ′Ａ被着し、さら
にその上に多結晶シリコン膜５を１０００Ａ被着する。
説明する。第１図は、第１実施例の主要工程を示す断面
図である。第１図（ａ）に示すように、シリコン基板１
上に、ゲート酸化膜２を３ｏｏｉ形成し、その上に多結
晶シリコン膜３をｚｏｏｏ′Ａ被着した後不純物として
リンを添加する。次に高融点金属シリサイド膜としてタ
ングステンシリサイド膜４を２ｏｏｏ′Ａ被着し、さら
にその上に多結晶シリコン膜５を１０００Ａ被着する。
次に第１図（ｂ）に示すように、パターニングにより、
ゲート電極部を形成する。図で多結晶シリコン膜３′
、タングステンシリサイド膜４′が従来のポリサイド構
造であって、その」二部に多結晶シリコン膜５′が被着
し、保護膜となっている。以下、側壁の形成工程になる
が、第１図（ｃ）に示すように、気相成長法によりシリ
コン酸化膜６を２００ＯＡ堆積してから、第１図（ｄ）
に示すように、異方性エツチングによりゲート電極の側
面にのみ酸化膜側壁６′が残るようにして他の部分を除
去することで、所定のゲート電極が形成される。
ゲート電極部を形成する。図で多結晶シリコン膜３′
、タングステンシリサイド膜４′が従来のポリサイド構
造であって、その」二部に多結晶シリコン膜５′が被着
し、保護膜となっている。以下、側壁の形成工程になる
が、第１図（ｃ）に示すように、気相成長法によりシリ
コン酸化膜６を２００ＯＡ堆積してから、第１図（ｄ）
に示すように、異方性エツチングによりゲート電極の側
面にのみ酸化膜側壁６′が残るようにして他の部分を除
去することで、所定のゲート電極が形成される。
」１記実施例では、ポリサイド構造の上層はりングステ
ンシリサイドであったが、低抵抗なチタンシリサイドで
も同様にして形成される。第２図（ａ）は、ゲート電極
を形成した状態を示す図で、多結晶シリコン膜３′の厚
さは２０００Ａ、チタンシリサイド膜７′の厚さも２０
００Ａでリンが添加されている。多結晶シリコン膜５′
は５００Ａとしである。次に、全面に気相成長法により
シリコン酸化膜を被着後、異方性エツチングにより、エ
ッヂパックして、第２図（ｂ）に示すように、ゲート電
極側面にのみ酸化膜側壁６′を残して他の部分を除去す
ることで、本発明のゲート電極を得る。
ンシリサイドであったが、低抵抗なチタンシリサイドで
も同様にして形成される。第２図（ａ）は、ゲート電極
を形成した状態を示す図で、多結晶シリコン膜３′の厚
さは２０００Ａ、チタンシリサイド膜７′の厚さも２０
００Ａでリンが添加されている。多結晶シリコン膜５′
は５００Ａとしである。次に、全面に気相成長法により
シリコン酸化膜を被着後、異方性エツチングにより、エ
ッヂパックして、第２図（ｂ）に示すように、ゲート電
極側面にのみ酸化膜側壁６′を残して他の部分を除去す
ることで、本発明のゲート電極を得る。
第１．第２実施例では、異方性エツチングに対する、ポ
リサイド構造の」二層をなす高融点金属のシリサイド膜
の保護膜として多結晶シリコン膜を用いているが、非晶
質シリコン膜でも、同様な効果を与える。
リサイド構造の」二層をなす高融点金属のシリサイド膜
の保護膜として多結晶シリコン膜を用いているが、非晶
質シリコン膜でも、同様な効果を与える。
次に、このようにして、ゲート電極形成後、イオン注入
を行ない、ソース、ゲート領域を形成するが、前記領域
形成中の熱処理、あるいはその後の熱処理において、高
融点金属シリサイド膜は、多結晶シリコン膜から剥離す
ることがない。したがって、製品渉留が良く、かつ特性
信頼度の高いＭＯＳ型トランジスタを得ることができる
。このＭＯＳ型トランジスタでは、ゲート電極の最」二
層を非晶質シリコン膜とした場合でも熱処理により多結
晶化し、多結晶シリコン膜となっている。
を行ない、ソース、ゲート領域を形成するが、前記領域
形成中の熱処理、あるいはその後の熱処理において、高
融点金属シリサイド膜は、多結晶シリコン膜から剥離す
ることがない。したがって、製品渉留が良く、かつ特性
信頼度の高いＭＯＳ型トランジスタを得ることができる
。このＭＯＳ型トランジスタでは、ゲート電極の最」二
層を非晶質シリコン膜とした場合でも熱処理により多結
晶化し、多結晶シリコン膜となっている。
以−１−説明したように、本発明ではポリサイド構造の
ゲート電極として、従来の」二層が高融点金属のシリサ
イド膜、下層が多結晶シリコン膜の積層の上部に、多結
晶シリコン膜もしくは非晶質シリコン膜の保護膜を形成
しておくことで、ゲート電極側壁を形成する工程におけ
る異方性エツチングでも、高融点金属シリサイド膜はタ
メジをうけない。これによって、従来のように、高融点
金属シリサイド膜がメタルリッチになることがなく、下
層の多結晶シリコン膜との密着は後続する熱処理工程で
も完全に保たれている。このようにしてゲート電極が形
成され、後の工程でトランジスタとして製造されたＭＯ
Ｓ型トランジスタは、極めて特性が安定し信頼性が高い
。
ゲート電極として、従来の」二層が高融点金属のシリサ
イド膜、下層が多結晶シリコン膜の積層の上部に、多結
晶シリコン膜もしくは非晶質シリコン膜の保護膜を形成
しておくことで、ゲート電極側壁を形成する工程におけ
る異方性エツチングでも、高融点金属シリサイド膜はタ
メジをうけない。これによって、従来のように、高融点
金属シリサイド膜がメタルリッチになることがなく、下
層の多結晶シリコン膜との密着は後続する熱処理工程で
も完全に保たれている。このようにしてゲート電極が形
成され、後の工程でトランジスタとして製造されたＭＯ
Ｓ型トランジスタは、極めて特性が安定し信頼性が高い
。
第１図、第２図は本発明の実施例の主要工程断面図、第
３図は従来例の主要工程断面図である。 １・・・シリコン基板、 ２・・・ゲート酸化膜、
３．３′・・・多結晶シリコン膜、 ４．４′・・・タングステンシリサイド膜、５．５′・
・・多結晶シリコン膜、 ６・・・シリコン酸化膜、 ６′・・・酸化膜側壁。 特許出願人 日木電気株式会社 代理人 弁理士 内 原 晋区
３図は従来例の主要工程断面図である。 １・・・シリコン基板、 ２・・・ゲート酸化膜、
３．３′・・・多結晶シリコン膜、 ４．４′・・・タングステンシリサイド膜、５．５′・
・・多結晶シリコン膜、 ６・・・シリコン酸化膜、 ６′・・・酸化膜側壁。 特許出願人 日木電気株式会社 代理人 弁理士 内 原 晋区
Claims (2)
- （１）半導体基板の一主面に形成されたゲート酸化膜上
に、順次第１多結晶シリコン膜、高融点金属シリサイド
膜を形成する工程と、前記高融点金属シリサイド膜上に
多結晶シリコン膜もしくは非晶質シリコン膜を形成する
工程と、前記第１多結晶シリコン膜・高融点金属シリサ
イド膜・多結晶シリコン膜もしくは非晶質シリコン膜を
パターニングしてゲート電極を形成する工程と、前記ゲ
ート電極をおおい絶縁膜を形成した後、異方性エッチン
グにより前記絶縁膜をゲート電極の側壁部分を残し、他
の部分を除去する工程とからなることを特徴とするＭＯ
Ｓ型トランジスタのゲート電極の製造方法。 - （２）ゲート電極が、ゲート酸化膜上に順次第１多結晶
シリコン膜、高融点金属シリサイド 膜、多結晶シリコン膜が積層されてなるとともに、側壁
に絶縁膜を有することを特徴とするＭＯＳ型トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024288A JPH01205468A (ja) | 1988-02-10 | 1988-02-10 | Ｍｏｓ型トランジスタのゲート電極並びにその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024288A JPH01205468A (ja) | 1988-02-10 | 1988-02-10 | Ｍｏｓ型トランジスタのゲート電極並びにその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01205468A true JPH01205468A (ja) | 1989-08-17 |
Family
ID=12298240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3024288A Pending JPH01205468A (ja) | 1988-02-10 | 1988-02-10 | Ｍｏｓ型トランジスタのゲート電極並びにその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01205468A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06112503A (ja) * | 1992-09-25 | 1994-04-22 | Rohm Co Ltd | 半導体記憶装置およびその製法 |
| US5543362A (en) * | 1995-03-28 | 1996-08-06 | Motorola, Inc. | Process for fabricating refractory-metal silicide layers in a semiconductor device |
| US5801427A (en) * | 1995-05-26 | 1998-09-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a polycide structure |
| US5945719A (en) * | 1997-03-21 | 1999-08-31 | Nec Corporation | Semiconductor device having metal silicide layer |
| US6103606A (en) * | 1996-09-21 | 2000-08-15 | United Microelectronics Corp. | Method of fabricating a word line |
-
1988
- 1988-02-10 JP JP3024288A patent/JPH01205468A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06112503A (ja) * | 1992-09-25 | 1994-04-22 | Rohm Co Ltd | 半導体記憶装置およびその製法 |
| US5543362A (en) * | 1995-03-28 | 1996-08-06 | Motorola, Inc. | Process for fabricating refractory-metal silicide layers in a semiconductor device |
| US5801427A (en) * | 1995-05-26 | 1998-09-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a polycide structure |
| US6103606A (en) * | 1996-09-21 | 2000-08-15 | United Microelectronics Corp. | Method of fabricating a word line |
| US5945719A (en) * | 1997-03-21 | 1999-08-31 | Nec Corporation | Semiconductor device having metal silicide layer |
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