JPH01206708A - 増幅回路 - Google Patents
増幅回路Info
- Publication number
- JPH01206708A JPH01206708A JP63030464A JP3046488A JPH01206708A JP H01206708 A JPH01206708 A JP H01206708A JP 63030464 A JP63030464 A JP 63030464A JP 3046488 A JP3046488 A JP 3046488A JP H01206708 A JPH01206708 A JP H01206708A
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- JP
- Japan
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- level
- circuit
- source
- fet
- gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明の電界効果トランジスタ（ＦＥＴ）を用いた増幅
回路に関するものである。
回路に関するものである。
ＦＥＴを用いた増幅回路として、ソース接地型のものが
ある。第８図はその一例の回路図である。
ある。第８図はその一例の回路図である。
同図において、第１のＦＥＴＩのソースは接地（第１の
電源）され、そのゲートバイアスは抵抗Ｒにより設定さ
れ、そのドレインは負荷としての第２のＦＥＴ２のソー
スに接続されている。ＦＥＴ２のソースとゲートは短絡
されると共に、ドレインは電源（第２の電源）ＶＤＤに
接続されている。
電源）され、そのゲートバイアスは抵抗Ｒにより設定さ
れ、そのドレインは負荷としての第２のＦＥＴ２のソー
スに接続されている。ＦＥＴ２のソースとゲートは短絡
されると共に、ドレインは電源（第２の電源）ＶＤＤに
接続されている。
この回路において、入力端子ＩＮから所定の直流レベル
に重畳された交流信号が入力されると、ＦＥＴＩのゲー
トバイアスは抵抗Ｒにより設定され、かつＦＥＴ２を負
荷として交流的に駆動される。すなわち、ＦＥＴ２によ
り定まる負荷曲線と、ＦＥＴ１の静特性曲線との交点と
して求まる動作点において動作し、出力端子ＯＵＴから
は増幅された出力が得られることになる。
に重畳された交流信号が入力されると、ＦＥＴＩのゲー
トバイアスは抵抗Ｒにより設定され、かつＦＥＴ２を負
荷として交流的に駆動される。すなわち、ＦＥＴ２によ
り定まる負荷曲線と、ＦＥＴ１の静特性曲線との交点と
して求まる動作点において動作し、出力端子ＯＵＴから
は増幅された出力が得られることになる。
第８図のような回路は、通常は半導体基板に他の回路と
共に集積して形成される。そして、ＦＥＴ２のゲートは
ソースに短絡されているため、そのゲートバイアス点は
固定であった。ところが、ＦＥＴＩの動作点は、設計値
に対して一定のバラツキを持った値となる。このバラツ
キは、ＦＥＴ１．２のゲート幅が異なることなどにより
もたらされるもので、集積回路の製造条件などによって
各種の異った値となり、従って、所望の動作点を設定で
きないときには、この集積回路は不良品となってしまう
。
共に集積して形成される。そして、ＦＥＴ２のゲートは
ソースに短絡されているため、そのゲートバイアス点は
固定であった。ところが、ＦＥＴＩの動作点は、設計値
に対して一定のバラツキを持った値となる。このバラツ
キは、ＦＥＴ１．２のゲート幅が異なることなどにより
もたらされるもので、集積回路の製造条件などによって
各種の異った値となり、従って、所望の動作点を設定で
きないときには、この集積回路は不良品となってしまう
。
そこで本発明は、この上記第１のＦＥＴの動作点の最適
値を、製造の後においても設定することのできる増幅回
路を提供することを目的とする。
値を、製造の後においても設定することのできる増幅回
路を提供することを目的とする。
本発明の増幅回路は、ソースが第１の電源（例えばアー
ス）に接続され、ゲートに入力信号が印加される第１の
ＦＥＴと、この第１のＦＥＴのドレインと第２の電源（
例えばＶ９．）の間に負荷として接続された第２のＦＥ
Ｔとを備える増幅回路において、上記のレベル設定端子
に入力される設定信号に応じて出力信号の直流レベルを
設定し、かつ第２のＦＥＴのソースの交流レベルに応じ
た交流成分を出力信号の直流レベルに重畳して出力する
バイアス点制御手段とを備え、このバイアス点制御手段
の出力信号か第２のＦＥＴのゲートに入力されることを
特徴とする。
ス）に接続され、ゲートに入力信号が印加される第１の
ＦＥＴと、この第１のＦＥＴのドレインと第２の電源（
例えばＶ９．）の間に負荷として接続された第２のＦＥ
Ｔとを備える増幅回路において、上記のレベル設定端子
に入力される設定信号に応じて出力信号の直流レベルを
設定し、かつ第２のＦＥＴのソースの交流レベルに応じ
た交流成分を出力信号の直流レベルに重畳して出力する
バイアス点制御手段とを備え、このバイアス点制御手段
の出力信号か第２のＦＥＴのゲートに入力されることを
特徴とする。
本発明の構成によれば、負荷としての第２のＦＥＴのバ
イアス点はレベル設定端子に入力される設定信号により
設定され、従って第１のＦＥＴの動作点が任意に設定さ
れることになる。
イアス点はレベル設定端子に入力される設定信号により
設定され、従って第１のＦＥＴの動作点が任意に設定さ
れることになる。
以下、添付図面を参照して、本発明のいくつかの実施例
を説明する。なお、図面の説明において同一の要素には
同一の符号を付し、重複する説明を省略する。
を説明する。なお、図面の説明において同一の要素には
同一の符号を付し、重複する説明を省略する。
第１図は本発明の基本的な実施例の回路図である。図示
の通り、第１のＦＥＴＩおよび負荷としての第２のＦＥ
Ｔ２を含んで構成される増幅回路には、インダクタしお
よびキャパシタＣを含んで構成されるバイアス点制御回
路が接続されている。
の通り、第１のＦＥＴＩおよび負荷としての第２のＦＥ
Ｔ２を含んで構成される増幅回路には、インダクタしお
よびキャパシタＣを含んで構成されるバイアス点制御回
路が接続されている。
すなわち、レベル設定端子ＣＮは交流阻止用のインダク
タＬを介してＦＥＴ２のゲートに接続されると共に、イ
ンダクタＬおよび直流阻止用のキャパシタＣからなる直
列回路を介して、ＦＥＴ２のソース、ＦＥＴＩのドレイ
ンおよび出力端子ＯＵＴに接続されている。
タＬを介してＦＥＴ２のゲートに接続されると共に、イ
ンダクタＬおよび直流阻止用のキャパシタＣからなる直
列回路を介して、ＦＥＴ２のソース、ＦＥＴＩのドレイ
ンおよび出力端子ＯＵＴに接続されている。
次に、上記の基本実施例の作用を、第２図を参照して説
明する。
明する。
第１図において、ＦＥＴ２のゲート電圧Ｖｇ２をΔｖｇ
２だけ増大させると、ＦＥＴ２のゲートφソ一ス間電圧
Ｖ かΔＶ だけ増大し、従って、ｇｓ２
ｇｓ２ ＦＥＴＩのドレイン・ソース間電圧■ がｄｓｌ Δ■ だけ増大する。ここで、上記のΔＶｇ２゜ｄｓ
ｌ ΔＶ 、Δ■ については、 ｇｓ２ ｄｓｌ ΔＶ ＝Δ■ 十ΔＶ ｇ２ ｄｓ２ ｄｓｌ の関係が成立する。従って、第２図の特性図において、
ＦＥＴ２のゲート電圧Ｖｇ２がΔｖｇ２だけ増加すると
、回路の動作点はＡ点からＢ点に移ることになる。すな
わち、ＩＣの製造後において、レベル設定端子ＣＮのレ
ベルｖｃＮを設定することにより、ＦＥＴ２の最適なバ
イアス点を選べることになる。従って、ＦＥＴＩの動作
点が設計値と異なっているときには、レベルＶｃＮの設
定によりＦＥＴＩの動作点を調整することができる。
２だけ増大させると、ＦＥＴ２のゲートφソ一ス間電圧
Ｖ かΔＶ だけ増大し、従って、ｇｓ２
ｇｓ２ ＦＥＴＩのドレイン・ソース間電圧■ がｄｓｌ Δ■ だけ増大する。ここで、上記のΔＶｇ２゜ｄｓ
ｌ ΔＶ 、Δ■ については、 ｇｓ２ ｄｓｌ ΔＶ ＝Δ■ 十ΔＶ ｇ２ ｄｓ２ ｄｓｌ の関係が成立する。従って、第２図の特性図において、
ＦＥＴ２のゲート電圧Ｖｇ２がΔｖｇ２だけ増加すると
、回路の動作点はＡ点からＢ点に移ることになる。すな
わち、ＩＣの製造後において、レベル設定端子ＣＮのレ
ベルｖｃＮを設定することにより、ＦＥＴ２の最適なバ
イアス点を選べることになる。従って、ＦＥＴＩの動作
点が設計値と異なっているときには、レベルＶｃＮの設
定によりＦＥＴＩの動作点を調整することができる。
次に、より具体的な実施例にもとづいて、本発明に係る
増幅回路の構成と作用を、より詳細に説明する。
増幅回路の構成と作用を、より詳細に説明する。
第３図は第１実施例に係る増幅回路の回路図である。図
示の通り、第１および第２のＦＥＴＩ。
示の通り、第１および第２のＦＥＴＩ。
２で構成されるソース接地回路１０には、パイアス点設
定回路の一部をなすソースフォロワ回路１１か接続され
ている。ソースフォロワ回路１１は第３および第４のＦ
ＥＴ３，４からなり、ＦＥＴ４は負荷となってソースが
第１の電源■１ （例えばアース）に接続されている。
定回路の一部をなすソースフォロワ回路１１か接続され
ている。ソースフォロワ回路１１は第３および第４のＦ
ＥＴ３，４からなり、ＦＥＴ４は負荷となってソースが
第１の電源■１ （例えばアース）に接続されている。
ＦＥＴ３はドレインか第２の電源Ｖ２に接続され、その
ソースはＦＥＴ２のゲートに接続されている。また、Ｆ
ＥＴ３のゲートは交流阻止用のインダクタＬを介してレ
ベル設定端子ＣＮに接続されると共に、交流成分パス用
のキャパシタＣを介してＦＥＴ２のソースに接続されて
いる。
ソースはＦＥＴ２のゲートに接続されている。また、Ｆ
ＥＴ３のゲートは交流阻止用のインダクタＬを介してレ
ベル設定端子ＣＮに接続されると共に、交流成分パス用
のキャパシタＣを介してＦＥＴ２のソースに接続されて
いる。
次に、上記第１の実施例の回路の作用を説明する。
第３図の回路において、ソースフォロワ回路１１は入力
インピーダンスが極めて大きく （理想的には無限大）
、かつその利得は限りなく１に近く （理想的には１）
、出力波形は入力波形と同相になる。従って、同図中の
レベルＶ１ｏ（ＦＥＴ３のゲートレベル）とレベルＶ、
（ＦＥＴ３のソースレベル）は同じ変化をすることにな
る。一方、レベル■ とレベルＶ （出力レベル）に
つい１０ ０ＵＴ でも同じ変化をし、これらはキャパシタＣによって交流
的に短絡されている。従って、レベルｖ２゜とレベルＶ
は同じ変化をすることになる。
インピーダンスが極めて大きく （理想的には無限大）
、かつその利得は限りなく１に近く （理想的には１）
、出力波形は入力波形と同相になる。従って、同図中の
レベルＶ１ｏ（ＦＥＴ３のゲートレベル）とレベルＶ、
（ＦＥＴ３のソースレベル）は同じ変化をすることにな
る。一方、レベル■ とレベルＶ （出力レベル）に
つい１０ ０ＵＴ でも同じ変化をし、これらはキャパシタＣによって交流
的に短絡されている。従って、レベルｖ２゜とレベルＶ
は同じ変化をすることになる。
ＯＵＴ
ここで、レベル設定端子ＣＮのレベルＶｃＮを変化させ
ると、インダクタＬを介して直流レベルの変化のみがＦ
ＥＴ３のゲートに与えられ（ｖｌｏの直流レベルが変化
）、従ってレベル■２ｏも変化することになる。その結
果、前述のようにレベルＶ とレベルＶ は同じ変化
をすることになる２０ ＯＵＴ ので、レベルＶｃＮの直流レベルの変化に応じてＯＵＴ
の直流レベルも変化することになる。
ると、インダクタＬを介して直流レベルの変化のみがＦ
ＥＴ３のゲートに与えられ（ｖｌｏの直流レベルが変化
）、従ってレベル■２ｏも変化することになる。その結
果、前述のようにレベルＶ とレベルＶ は同じ変化
をすることになる２０ ＯＵＴ ので、レベルＶｃＮの直流レベルの変化に応じてＯＵＴ
の直流レベルも変化することになる。
■
以上のことから、次のことがわかる。すなわち、レベル
設定端子ＣＮへ入力される直流レベルを制御すれば、そ
れに応じてＦＥＴ２のソースの直流レベルが制御でき、
従ってＦＥＴ２のゲート・ソース間電圧Ｖ が制御で
きる。このように、ＦＥＴ２のバイアス点を制御すれば
、必然的にＦＥＴＩの動作点すなわちドレイン・ソース
間電圧ＶＤ８Ｑ１が制御される。その結果、本実施例に
ょれば、ＩＣの製造後において、レベル設定端子ＣＮの
レベルを設定することで、ＦＥＴＩの動作点（ＦＥＴ２
のバイアス点）を最適値に設定できることになる。
設定端子ＣＮへ入力される直流レベルを制御すれば、そ
れに応じてＦＥＴ２のソースの直流レベルが制御でき、
従ってＦＥＴ２のゲート・ソース間電圧Ｖ が制御で
きる。このように、ＦＥＴ２のバイアス点を制御すれば
、必然的にＦＥＴＩの動作点すなわちドレイン・ソース
間電圧ＶＤ８Ｑ１が制御される。その結果、本実施例に
ょれば、ＩＣの製造後において、レベル設定端子ＣＮの
レベルを設定することで、ＦＥＴＩの動作点（ＦＥＴ２
のバイアス点）を最適値に設定できることになる。
第４図はその事情を示すためのＶ −Ｉ 特性ｄｓ
ｄｓ 図である。図示の通り、ＦＥＴ２のバイアスＶ を大
きくすれば、ＦＥＴ２のドレイン中ソｓ２ 一ス間電流Ｉｄｓは大きくなって負荷曲線は図中の矢印
のようにシフトする。すると、ＦＥＴ１の静特性曲線と
の交点として求められるＦＥＴＩの動作点Ｖ は、図
中の矢印のように大きくなってＳＱＬ いく。第８図の従来回路においては、負荷としてのＦＥ
Ｔ２のゲート・ソース間電圧はＶ ＝０でｓ あったため、第４図の負荷曲線は１本のみであり、かつ
それはＦＥＴ２のゲート幅のバラツキに応じて製品ごと
に異なっていた。本発明によれば、この負荷曲線のバラ
ツキがあっても、レベル設定端子ＣＮへの直流レベル入
力により第４図の如くシフトでき、従ってＦＥＴ２のバ
イアス点Ｖ をＩＣ製造後に設定することで、ＦＥＴ
Ｉの動作点■ を所望の値に設定できる。
ｄｓ 図である。図示の通り、ＦＥＴ２のバイアスＶ を大
きくすれば、ＦＥＴ２のドレイン中ソｓ２ 一ス間電流Ｉｄｓは大きくなって負荷曲線は図中の矢印
のようにシフトする。すると、ＦＥＴ１の静特性曲線と
の交点として求められるＦＥＴＩの動作点Ｖ は、図
中の矢印のように大きくなってＳＱＬ いく。第８図の従来回路においては、負荷としてのＦＥ
Ｔ２のゲート・ソース間電圧はＶ ＝０でｓ あったため、第４図の負荷曲線は１本のみであり、かつ
それはＦＥＴ２のゲート幅のバラツキに応じて製品ごと
に異なっていた。本発明によれば、この負荷曲線のバラ
ツキがあっても、レベル設定端子ＣＮへの直流レベル入
力により第４図の如くシフトでき、従ってＦＥＴ２のバ
イアス点Ｖ をＩＣ製造後に設定することで、ＦＥＴ
Ｉの動作点■ を所望の値に設定できる。
ＳＱＩ
次に、第５図を参照して本発明の第２の実施例を説明す
る。
る。
この実施例では、バイアス点制御回路がダイオードＤと
ＦＥＴ５を含んで構成されている。すなわち、インダク
タＬとＦＥＴ２のゲートの間にはレベルシフト用のダイ
オードＤが介挿され、このダイオードＤと電源■１の間
にはＦＥＴ５が接続されている。この実施例の回路では
、レベル設定端子ＣＮに与えられたレベルＶ。Ｎの信号
の直流成分は、ダイオードＤで０．６〜０．７ボルトだ
けレベルシフトされてＦＥＴ２のゲートに与えられる。
ＦＥＴ５を含んで構成されている。すなわち、インダク
タＬとＦＥＴ２のゲートの間にはレベルシフト用のダイ
オードＤが介挿され、このダイオードＤと電源■１の間
にはＦＥＴ５が接続されている。この実施例の回路では
、レベル設定端子ＣＮに与えられたレベルＶ。Ｎの信号
の直流成分は、ダイオードＤで０．６〜０．７ボルトだ
けレベルシフトされてＦＥＴ２のゲートに与えられる。
このため、ＦＥＴ２のゲート・ソース間電圧は増大し、
従ってＦＥＴＩのドレイン・ソース間電圧が増大する。
従ってＦＥＴＩのドレイン・ソース間電圧が増大する。
一方、ＦＥＴ２のソースの交流レベルはキャパシタＣを
通過してダイオードＤに与えられるので、結果的にＦＥ
Ｔ２のゲートに与えられるバイアス点制御回路の出力信
号は、上記の直流レベルに交流レベルが重畳されたもの
となる。よって、ＩＣの製造後において、ＦＥＴ１の動
作点を設定できることになる。
通過してダイオードＤに与えられるので、結果的にＦＥ
Ｔ２のゲートに与えられるバイアス点制御回路の出力信
号は、上記の直流レベルに交流レベルが重畳されたもの
となる。よって、ＩＣの製造後において、ＦＥＴ１の動
作点を設定できることになる。
次に、第６図および第７図を参照して、第３および第４
の実施例を説明する。
の実施例を説明する。
第６図の回路では、ＦＥＴ３およびＦＥＴ４がソースフ
ォロワ回路を形成している。そして、レベル設定端子Ｃ
ＮはインダクタＬを介してＦＥＴ２のゲートに接続され
ると共に、インダクタしおよびキャパシタＣの直列回路
を介して出力端子ＯＵＴ、ＦＥＴ３のソースおよびＦＥ
Ｔ４のドレインに接続されている。一方、第７図の回路
では、レベル設定端子ＣＮかインダクタＬを介してソー
スフォロワ回路をなすＦＥＴ３のゲートに接続されると
共に、インダクタしおよびＦＥＴＩのドレインに接続さ
れている。従って、第７図の回路では、第６図の回路と
異なり、ソースフォロワ回路側も同時に制御するように
構成されている。
ォロワ回路を形成している。そして、レベル設定端子Ｃ
ＮはインダクタＬを介してＦＥＴ２のゲートに接続され
ると共に、インダクタしおよびキャパシタＣの直列回路
を介して出力端子ＯＵＴ、ＦＥＴ３のソースおよびＦＥ
Ｔ４のドレインに接続されている。一方、第７図の回路
では、レベル設定端子ＣＮかインダクタＬを介してソー
スフォロワ回路をなすＦＥＴ３のゲートに接続されると
共に、インダクタしおよびＦＥＴＩのドレインに接続さ
れている。従って、第７図の回路では、第６図の回路と
異なり、ソースフォロワ回路側も同時に制御するように
構成されている。
上記第３および第４実施例についても、ソースフォロワ
回路の電圧利得か１（理想値）であるとすると、第１図
ないし第３図の回路と同様の動作をする。しかしながら
、実際にはこの電圧利得は］とはならず、例えば０９程
度である。このため、図中のａ３ （ａ４）における振
幅は、ａ２（ａｌ）における振幅よりもやや小さく、ａ
］の電圧か上昇しようとするとａ４の電圧も上昇するか
、このａ４の電圧」１昇の程度はａ］の電圧上昇よりも
低い。このため、ａ４とａｌの間の電圧すなわちＦＥＴ
２のゲート・ソース間電圧Ｖ はｓ２ 減少し、ＦＥＴＩのドレイン・ソース間の電圧Ｖ も
減少する。従って、ゆるい負帰還がかかｓｌ っているのと同様になり、動作は極めて安定することに
なる。
回路の電圧利得か１（理想値）であるとすると、第１図
ないし第３図の回路と同様の動作をする。しかしながら
、実際にはこの電圧利得は］とはならず、例えば０９程
度である。このため、図中のａ３ （ａ４）における振
幅は、ａ２（ａｌ）における振幅よりもやや小さく、ａ
］の電圧か上昇しようとするとａ４の電圧も上昇するか
、このａ４の電圧」１昇の程度はａ］の電圧上昇よりも
低い。このため、ａ４とａｌの間の電圧すなわちＦＥＴ
２のゲート・ソース間電圧Ｖ はｓ２ 減少し、ＦＥＴＩのドレイン・ソース間の電圧Ｖ も
減少する。従って、ゆるい負帰還がかかｓｌ っているのと同様になり、動作は極めて安定することに
なる。
以上、詳細に説明した通り本発明では、負荷としての第
２のＦＥＴのバイアス点はレベル設定端子に入力される
設定信号により設定され、従って第１のＦＥＴの動作点
が設定されることになるので、この上記第１のＦＥＴの
動作点の最適値を、ＩＣ製造後においても設定すること
ができる。
２のＦＥＴのバイアス点はレベル設定端子に入力される
設定信号により設定され、従って第１のＦＥＴの動作点
が設定されることになるので、この上記第１のＦＥＴの
動作点の最適値を、ＩＣ製造後においても設定すること
ができる。
第１図は本発明の基本的な実施例の回路図、第２図はそ
の作用を説明する特性図、第３図は第１実施例の回路図
、第４図その作用を説明する特性図、第５図ないし第７
図は第２ないし第４実施例の回路図、第８図は従来例の
回路図である。 １０・・・ソース接地回路、１１・・・ソースフォロワ
回路、ＣＮ・・・レベル設定端子、ＩＮ・・・入力端子
、ＯＵＴ・・・出力端子、Ｌ・・・インダクタ、Ｃ・・
・キャパ特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 樹Ｖ２ （第２
の電源） 基本実施例の回路 第１図
の作用を説明する特性図、第３図は第１実施例の回路図
、第４図その作用を説明する特性図、第５図ないし第７
図は第２ないし第４実施例の回路図、第８図は従来例の
回路図である。 １０・・・ソース接地回路、１１・・・ソースフォロワ
回路、ＣＮ・・・レベル設定端子、ＩＮ・・・入力端子
、ＯＵＴ・・・出力端子、Ｌ・・・インダクタ、Ｃ・・
・キャパ特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 樹Ｖ２ （第２
の電源） 基本実施例の回路 第１図
Claims (1)
- 【特許請求の範囲】 １、ソースが第１の電源に接続され、ゲートに入力信号
が印加される第１のＦＥＴと、この第１のＦＥＴのドレ
インと第２の電源の間に負荷として接続された第２のＦ
ＥＴとを備える増幅回路において、 レベル設定端子に入力される設定信号に応じて出力信号
の直流レベルを設定し、かつ前記第２のＦＥＴのソース
の交流レベルに応じた交流成分を前記出力信号の直流レ
ベルに重畳して出力するバイアス点制御手段を備え、 前記出力信号が前記第２のＦＥＴのゲートに入力される
ことを特徴とする増幅回路。 ２、前記バイアス点制御手段がＦＥＴによるソースフォ
ロワ回路を有する回路で構成される請求項１記載の増幅
回路。 ３、前記バイアス点制御手段がレベルシフトダイオード
を有する回路で構成される請求項１記載の増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63030464A JPH01206708A (ja) | 1988-02-12 | 1988-02-12 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63030464A JPH01206708A (ja) | 1988-02-12 | 1988-02-12 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01206708A true JPH01206708A (ja) | 1989-08-18 |
Family
ID=12304606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63030464A Pending JPH01206708A (ja) | 1988-02-12 | 1988-02-12 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01206708A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204760A (ja) * | 1993-01-05 | 1994-07-22 | Nec Corp | データ反転回路 |
-
1988
- 1988-02-12 JP JP63030464A patent/JPH01206708A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204760A (ja) * | 1993-01-05 | 1994-07-22 | Nec Corp | データ反転回路 |
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