JPH012142A

JPH012142A - マイクロプロセッサの待機命令実行装置

Info

Publication number: JPH012142A
Application number: JP62-158534A
Authority: JP
Inventors: 洋行下井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Filing date: 1987-06-25
Publication date: 1989-01-06
Anticipated expiration: 2011-08-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ｃ概要〕本発明は特殊な命令フォーマットを有する１つの待機（
ＷＡＩＴ）命令を設け、該命令を実行するハードウェア
を構成することによって、従来のＷＡ　Ｉ　Ｔ命令を有
していないマイクロプロセッサにおいていくつかの命令
を組み合わせて実行していた結果の不都合な点１例えば
チエツクをタイムリーになしえなかった点、あるいは特
定のチエツクポイントを少しでも過ぎてしまうと間に合
わず。

次のチエツクポイントの特定チエツクポイントがくるま
でチエツクが行えなかった点、あるいはアドレス・トレ
ースを行う場合に条件成立またはタイマ・アウトになら
ない限り同一アドレス群のみが抽出されるようになる点
などを解決している。

〔産業上の利用分野〕

本発明はマイクロプロセッサの待機命令実行方式、特に
１つの待機命令のみで従来の待機ルーチンを効率的に処
理できるようにしたマイクロプロセッサの待機命令実行
方式に関するものである。

〔従来の技術〕

従来、マイクロプロセッサにおいて、ＷＡＩＴ（待ａ）
処理を行う場合に、ＷＡＩＴ命令を特別に持っていない
ために、いくつかの命令を組み合わせて実行していた。

例えば第５図はタイマを用いてマイクロプロセッサの処
理状態を監視する処理ルーチンを示す。

すなわち２該処理ルーチンを開始してから、ステップＳ
、でタイマの初期値設定を行い、ステップＳ２で状態処
理を行い、ステップＳ、で処理結果の判定を行い１判定
結果が良好であれば（ＹＥＳ）次のステップに進む。し
かしながら５判定結果が満足すべきものでない場合（Ｎ
ｏ）には、ステップＳ４にてタイマの減算を行い、ステ
ップＳ、に進む、１亥ステップＳ５ではタイマがタイム
アウトしたか否かを判断し、その結果がＮＯであればス
テップＳ２に戻り状態処理を行うというように処理動作
が反復される。しかしステップＳ、の結果、タイマがタ
イムアウトした場合には（ＹＥＳの場合）、処理が終わ
るようになっている。

〔発明が解決しようとする問題点〕

しかしながら２上記従来技術による処理ルーチンにおい
ては、複数の命令を組み合わせて命令を実行するために
使用アドレスも増加するので余分なメモリ領域が必要と
なる。また、ステップＳ３の処理を過ぎた時点で上記成
功の側に進む処理状態が生じても、そのチエツクの機会
を逃がしてしまうと１次のステップＳ３によるチエツク
ポイントを通過するまで待たなければならないため、数
ステップに相当する時間が無駄に費やされる問題があっ
た。

更に、従来の処理方式では、実行すべき命令のアドレス
をトレースする場合に、チエツク条件が成立してこのル
ーチンを抜けるか、あるいはタイマがタイムアウトでも
しない限り何度も同一のアドレス群のみがトレース結果
のものとして残ってしまい、トレースメモリが一杯にな
り、サイクリックにトレースメモリを使用する場合には
他のアドレスについてのトレース結果が抹消されてしま
うという問題も生じていた。

〔問題点を解決するための手段〕

第１図は本発明による待機命令実行方式を実現する装置
の原理構成図である。

１は本発明においてもうけられる待機命令であって、フ
ィールドＤ−Ｆ部分により待機条件を定め、フィールド
８部分で外部条件に対応する情報の論理をとり、フィー
ルドＣ部分で待機解除を定める。２は第１のマルチプレ
クサ群であって外部条件を受は前記待機条件で選択する
もの、３は論理ゲート回路、４は前記Ｃ部分の内容によ
って待機条件を選択する第２のマルチプレクサで構成さ
れている。そして、当該待機命令１をワイヤ論理によっ
て実行するようにし、第５図に示した従来の場合のソフ
トウェアによる処理と同様の処理を。

１命令によって実行するようにしている。

〔作用〕

本発明による特殊なフォーマットを有する唯一の待機命
令ｌを利用することによって、該命令の各部が解読され
た際にフィールドＢないしＦに与えられる条件に対応し
て、第１のマルチプレクサ群２．論理ゲート回路３を介
して処理結果のチエツクが行えると共に、タイムアウト
処理が行える。

したがって、従来のようにいくつもの命令の組み合わせ
を持たずに所望する待機処理を実行することができるの
で処理効率が上がる。

〔実施例〕

第２図は本発明による待機命令実行方式を実現するＷＡ
ＩＴ命令のフォーマットを示す。

該命令フォーマットはフィールドＡ−Ｇの部分からなり
、全体のピント数は３２ビツトとなっている。すなわち
５フイールドＡは４ビツトの命令］　−Ｆ　部分、フィ
ールドＢは１ビツトのＡＮＤ（アンド）またはＯＲ（オ
ア）条件を定める部分であって下記に述べるフィールド
Ｄ、　　Ｅ、　　Ｆ部分で示される各状態の条件を定め
ている。そしてＢ−１のときはＡＮＤ条件を定め、Ｂ−
０はＯＲ条件を定める。フィールドＣは２ビツトのタイ
マ条件を規定する部分であって、該２ビツトの状態がど
うなっているかによって、第３図に示すように内部タイ
マタイムアウト、外部ＷＡＩＴ状態解除の条件（ＥＸＴ
ＭＯ）を定めている。

一方、前記フィールドＤは３ビツトからなり。

ＷＡＩＴ条件ＷＴＣＯを３フイールドＥも同じく３ビツ
トからなりＷＡＩＴ条件ＷＴＣＩを、そしてフィールド
Ｆも同様に３ビツトからなりＷＡＩＴ条件ＷＴＣ２を、
それぞれ構成している。したがって前記各３ビツトがと
りうる状態は（０００）。

（００１）、　　（０１０）、　　（０１１）、　　（
１００）。

（１０１）　、　　（１１０）　、　　（１１１）の８
通りとなるが初めの（０００）および終わりの（１１１
）の組み合わせは論理Ｏおよび論理１を夫々与えるもの
として取り扱われる。これらの各ＷＡＩＴ条件（００１
）ないしく１１０）は外部からマイクロプロセッサに入
力されるＥＸＣＮＤｎｍ（ｎ＝０、　１．　２．　ｍ＝
０．　１．　２．　３．　４．　５）信号と対応関係付
けがなされるが、これについては後で詳細に説明する。

先のＷＡＩＴ命令のＧ部分は１６ビツトからなる分岐先
アドレス部であり、待機中にＷＡＩＴ条件が成立した場
合に、このアドレスへ分岐（ブランチ）する。

第３図は１本発明による待機命令実行方式を実現する装
置の構成を示す。

１１は本発明による待機命令が入るＷＡＩＴ命令レジス
タ、１２は第１のマルチプレクサ、１３は第２のマルチ
プレクサ、１４は第３のマルチプレクサ、１５はアンド
ゲート、１６はオアゲート。

１７は第４のマルチプレクサ、１８はマイクロプロセッ
サのタイマ、１９は第５のマルチプレクサをそれぞれ示
す。

ここで外部からの入力信号ＥＸＣＮＤは、第３図に示す
ようにＥＸＣＮＤＯＯ〜０５．ＥＸＣＮＤＩＯ〜１５．
ＥＸＣＮＤ２０〜２５の１８の組み合わせとなっており
、これらが各論理“０”および“■”と共に第１．第２
．第３のマルチプレクサの入力となっている。そして外
部ＥＸＣＮＤｎｏ　（ｎ＝ｏ、１．２）条件であり、Ｅ
ＸＣＮＤｎｏ　（ｎ−０，１，２）は上述の（００１）
に対応し、ＥＸＣＮＤｎｌは（０１０）　、　ＥＸＣＮ
Ｄｎ２は（０１１）に、ＥＸＣＮＤｎ３は（１００）に
、ＥＸＣＮＤｎ４は（１０１）に、ＥＸＣＮＤｎ５は（
１１０）に対応するように構成しておく。

また、同図に示すようにＷＡＩＴ命令のフィールドＢは
第４のマルチプレクサ１７の入力を条件づけ、フィール
ドＣは第５のマルチプレクサ１９の人力を条件づけ、フ
ィールドＤ、　　Ｅ、　　Ｆが第１゜第２．第３のマル
チプレクサ１２，１３．１４の入力を条件づけるように
構成されている。

次にこのように構成された装置の動作を説明する。

外部条件ＥＸＣＮＤＯＯ〜０５．ＥＸＣＮＤＩＯ〜１５
．ＥＸＣＮＤ２０〜２５の３グループの１８人力のうら
、各１グループのうちのいずれかの１入力が、００１〜
１１０のうちの特定の３ビツトがそれぞれ対応づけられ
、これらを選択すべく第１．第２．第３のマルチプレク
サ１〜３の選択のために与えられると共に、論理“０”
または“１”人力が固定的に前記各マルチプレクサにそ
れぞれ与えられている。このとき命令レジスタ１内に第
２図に示した本発明によるＷＡＩＴ命令が入ると、　　
（０００）〜（１１１）までの各３ビツトからなるり、
Ｅ、Ｆ部分のビットが解読され。

外部条件と適合した特定の３ビツトからなる各出力がマ
ルチプレクサ１２，１３．１４から出力される。この各
出力はアンドゲート１５およびオアゲート１６の入力に
与えられ、それぞれアンド論理およびオア論理がとられ
、その結果の論理出力を第４のマルチプレクサ１７へ与
える。

一方、この第４のマルチプレクサ１７へは、ＷＡＣＴ命
令のフィールドＤ、Ｅ、ＦのＷＡＩＴ条件を定めるフィ
ールドＢのビット出力が与えられている。したがってＢ
＝１ならばアンドゲート１５からの出力を選択し、Ｂ−
０ならばオアゲート１６からの出力が選択される。した
がって、第４のマルチプレクサ１７から出力が発生され
ると。

この場合、所望するアンドまたはオア条件が成立したも
のとして９分岐先アドレスＧで指定するアドレスへ分岐
される。

また、第５のマルチプレクサ１９の入力には。

マイクロプロセッサのタイマ１８からの出力信号および
外部からのＷＡＩＴ解除信号ＥＸＴＭＯが与えられてお
り、該両信号のうちの一方を、第３図で示した命令のフ
ィールドＣの条件により選択して出力する。したがって
、ＷＡＩＴ命令のフィールドＣで定まる条件により外部
からのＷＡＩＴ解除信号ＥＸＴＭＯが選択された場合に
はタイムアウトになり命令は解除され１次の命令の実行
に入る。なお、タイマ１８はマイクロプログラムにより
セットすることもできる。

以上述べたように１本発明によるマイクロプロセッサの
待機命令方式は、１つの命令により、第５図に示したい
くつかの命令の組み合わせによる処理動作と同じ処理が
実行しうる。

〔発明の効果〕本発明によれば、１つのアドレスを有する命令で、処理
結果のチエツクが行えると共に、特定の条件にしたがっ
てＷＡＩＴ解除（タイムアウト）が行えるのでチエツク
条件が成立したときには待ち時間なしに直ちに次のステ
ップへ移行できる。

また２本発明においては、従来技術のようにいくつかの
命令から構成されていた状態監視ルーチンと同じ処理を
１つの命令の実行のみで可能にしたので、処理結果に対
する応答が迅速となると共に、アドレスの無駄がな（な
る。また、命令の内容をどのように設定するかによって
多様な処理結果に迅速に対応しうる。

【図面の簡単な説明】

第１図は本発明による待機命令実行方式の原理構成図、
第２図は本発明の方式に用いられる待機命令のフォーマ
ット、第３図は本発明による待機命令実行方式を実現す
る装置の構成図、第４図は第２図の命令のうちフィール
ドＣにより定められる待機解除条件、第５図は従来方式
によるいくつかの命令を組み合わせた処理方式のフロー
チャートをそれぞれ示す。図中、１は待機命令フォーマント、２は第１のマルチプ
レクサ群、３は論理ゲート回路９４は第２のマルチプレ
クサをそれぞれ示す。

Claims

【特許請求の範囲】待機条件を定める第１の所定部分（Ｄ〜Ｆ）、前記所定
部分で選択された外部条件に対応する情報の論理積また
は論理和を指定する第２の所定部分（Ｂ）、待機解除条
件を定める第３の所定部分（Ｃ）を有する１つの待機命
令（１）と、前記第１の所定部分の内容により外部条件を選択する複
数の第１のマルチプレクサ群（２）と前記第２の所定部
分の内容でその出力が選択される論理ゲート回路（３）
と、前記第３の所定部分の条件によってタイマ出力または待
機解除のいずれかを選択する第２のマルチプレクサ（４
）とを備え、前記待機命令を解読することによって１つの命令で待機
実行処理を行うことを特徴とするマイクロプロセッサの待機命令実行方
式。