JPH01215117A - 集積回路装置における出力回路 - Google Patents
集積回路装置における出力回路Info
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- JPH01215117A JPH01215117A JP63040082A JP4008288A JPH01215117A JP H01215117 A JPH01215117 A JP H01215117A JP 63040082 A JP63040082 A JP 63040082A JP 4008288 A JP4008288 A JP 4008288A JP H01215117 A JPH01215117 A JP H01215117A
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- Japan
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- output
- circuit
- stage
- inverter
- inverters
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
集積回路装置における出力回路に関し、伝搬遅延時間を
長くせずに出力ノイズを低減させることを目的とし、 半導体回路装置の出力側に取付けた出力回路において、
上記半導体回路装置内の信号を入力する初段インバータ
を設けるとともに、該初段インバータの出力信号を受け
る最終段インバータを並列に複数接続し、該複数の最終
段インバータのうちの少なくとも１つの入力側に、抵抗
を介在して構成する。
長くせずに出力ノイズを低減させることを目的とし、 半導体回路装置の出力側に取付けた出力回路において、
上記半導体回路装置内の信号を入力する初段インバータ
を設けるとともに、該初段インバータの出力信号を受け
る最終段インバータを並列に複数接続し、該複数の最終
段インバータのうちの少なくとも１つの入力側に、抵抗
を介在して構成する。
本発明は、集積回路装置における出力回路に関する。
ＣＭＯ３集積回路装置においては、例えば第５図に見ら
れるように、外部負荷を駆動するためにインバータａ、
ｂを直列に２段接続した出力回路Ｃが出力端に接続され
ている。
れるように、外部負荷を駆動するためにインバータａ、
ｂを直列に２段接続した出力回路Ｃが出力端に接続され
ている。
この出力回路Ｃは、集積回路装置内に複数取付けられ、
共通の電源ラインｄに接続して駆動するように構成され
ている。
共通の電源ラインｄに接続して駆動するように構成され
ている。
近年、データバスのビット数の増加にともない出力回路
Ｃの数も増加しているため、電源ラインｄに流れる電流
が大きくなり、電源ラインｄに含まれる等価インダクタ
ンスＬや抵抗Ｒの影響を無視できなくなってきている。
Ｃの数も増加しているため、電源ラインｄに流れる電流
が大きくなり、電源ラインｄに含まれる等価インダクタ
ンスＬや抵抗Ｒの影響を無視できなくなってきている。
即ち、複数の出力回路Ｃに入力する信号が同時にロウレ
ベルに変化した場合に、電源ラインｄには、第６図（ａ
）に示すように立上りの急峻な電流■が流れる。
ベルに変化した場合に、電源ラインｄには、第６図（ａ
）に示すように立上りの急峻な電流■が流れる。
したがって、この電流の立上がりの際に、電源ラインｄ
の電圧にインダクタンスしによる振動が力端子ｒ・接地
９４７０間の電圧に、第６図（ｂ）に示すようなノイズ
が発生する。
の電圧にインダクタンスしによる振動が力端子ｒ・接地
９４７０間の電圧に、第６図（ｂ）に示すようなノイズ
が発生する。
このため、ＣＭＯ３集積回路装置内部に設けたフリップ
・フロップ回路等が誤動作するといった問題がある。
・フロップ回路等が誤動作するといった問題がある。
この問題を解決するため、第７図に示したように、初段
のインバータａから最終段のインバータｂに出力する信
号線ｇに抵抗りを介在させ、初段インバータの出力電流
■を第８Ｉ２Ｉに示すように小さくして立上りを緩やか
にし、等価インダクタンスしによるノイズを低減するよ
うにしている。
のインバータａから最終段のインバータｂに出力する信
号線ｇに抵抗りを介在させ、初段インバータの出力電流
■を第８Ｉ２Ｉに示すように小さくして立上りを緩やか
にし、等価インダクタンスしによるノイズを低減するよ
うにしている。
〔発明が解決しようとする課題〕
しかし、上記したような手段により初段のインバータａ
の出力電流■を小さくすると、最終段のインバータｂの
出力電圧の伝搬遅延時間が長くなるため、スイッチング
速度が遅く存るといった問題がある。
の出力電流■を小さくすると、最終段のインバータｂの
出力電圧の伝搬遅延時間が長くなるため、スイッチング
速度が遅く存るといった問題がある。
本発明は、このような問題に鑑みてなされたものであっ
て、伝搬遅延時間を長くせずに出力ノイズを低減するこ
とができる集積回路装置における出力回路を提供するこ
とを目的とする。
て、伝搬遅延時間を長くせずに出力ノイズを低減するこ
とができる集積回路装置における出力回路を提供するこ
とを目的とする。
上記目的は、半導体回路装置の出力側に取付けた出力回
路１において、上記半導体回路装置内の信号を入力する
初段インバータ２を設けるとともに、該初段インバータ
２の出力信号を受ける最終段インバータ４．５を並列に
複数接続する一方、該複数の最終段インバータ４．５の
うちの少なくとも１つの入力側に、抵抗７を介在したこ
とを特徴とする集積回路装置における出力回路によって
達成される。
路１において、上記半導体回路装置内の信号を入力する
初段インバータ２を設けるとともに、該初段インバータ
２の出力信号を受ける最終段インバータ４．５を並列に
複数接続する一方、該複数の最終段インバータ４．５の
うちの少なくとも１つの入力側に、抵抗７を介在したこ
とを特徴とする集積回路装置における出力回路によって
達成される。
即ち本発明は、初段インバータ２に入力する信号カハイ
（Ｈ）レベルからロウ（Ｌ）レベルに変化すると、初段
インバータ２の出力電圧はＨレベルとなる。
（Ｈ）レベルからロウ（Ｌ）レベルに変化すると、初段
インバータ２の出力電圧はＨレベルとなる。
従って、複数の最終段インバータ４．５の入力側には、
ゲート・ソース間容量を充電するための電流が流れる。
ゲート・ソース間容量を充電するための電流が流れる。
この際、入力側に抵抗７を取付けたインバータ５には、
立上がりの緩やかな電流が流れる一方、残りのインバー
タ４には、立上がりの急峻な電流が流れる。
立上がりの緩やかな電流が流れる一方、残りのインバー
タ４には、立上がりの急峻な電流が流れる。
このため、初段インバータ２から出力される電流は、並
列に接続した複数のＲ終段インバータ４．５の入力電流
値を加えた大きさになり、第２図に示すような変化の緩
やかな波形となる。
列に接続した複数のＲ終段インバータ４．５の入力電流
値を加えた大きさになり、第２図に示すような変化の緩
やかな波形となる。
これにより、出力回路１に接続した電源ラインに流れる
電流の大きさも低減され、この電源ラインと接地ライン
に含まれるインダクタンスによって発生するノイズは低
減される。
電流の大きさも低減され、この電源ラインと接地ライン
に含まれるインダクタンスによって発生するノイズは低
減される。
（ａ）一実施例の説明
第１図は、本発明の一実施例を示すものであって、図中
符号ｌは、図示しないＭＯ３半導体回路装置の出力端に
設けられた出力回路で、１つのインバータ２よりなる初
段回路３と、２つのインバータ４．５を並列に接続した
最終段回路６とから構成され、また、最終段回路６にお
ける一方のインバータ５の入力端には、抵抗７が取付け
られている。
符号ｌは、図示しないＭＯ３半導体回路装置の出力端に
設けられた出力回路で、１つのインバータ２よりなる初
段回路３と、２つのインバータ４．５を並列に接続した
最終段回路６とから構成され、また、最終段回路６にお
ける一方のインバータ５の入力端には、抵抗７が取付け
られている。
上記した初段回路３のインバータ２は、ＭＯ３半導体回
路装置の内部からデータ信号を入力し、また、最終段回
路６のインバータ４．５は、初段回路３の出力信号を受
けるように接続されている。
路装置の内部からデータ信号を入力し、また、最終段回
路６のインバータ４．５は、初段回路３の出力信号を受
けるように接続されている。
上記した３つのインバータ２．４．５は、ＰＭＯＳトラ
ンジスタ８（８ａ〜８ｃ）のソースを電源ライン１０に
接続するとともに、そのドレインを、ＮＭＯ３）ランジ
スタ９（９ａ〜９ｃ）を介して接地ライン１１に接続し
たものであり、各々のトランジスタ８．９のゲートＧｎ
、 Ｇｐは互いに短絡されている。
ンジスタ８（８ａ〜８ｃ）のソースを電源ライン１０に
接続するとともに、そのドレインを、ＮＭＯ３）ランジ
スタ９（９ａ〜９ｃ）を介して接地ライン１１に接続し
たものであり、各々のトランジスタ８．９のゲートＧｎ
、 Ｇｐは互いに短絡されている。
また、これらのインバータ２．４．５の出力信号は、Ｐ
ＭＯＳトランジスタ８のドレインから出力すように接続
されている。さらに、最終段回路６においては、２つの
インバータ２．４の出力端が短絡され、出力ビン１２に
合成電圧が印加するようになっている。
ＭＯＳトランジスタ８のドレインから出力すように接続
されている。さらに、最終段回路６においては、２つの
インバータ２．４の出力端が短絡され、出力ビン１２に
合成電圧が印加するようになっている。
なお、図中符号１３は、電源ライン１０と接地ライン１
１に取付けたビン、１４ば出力回路Ｉに接続する外部負
荷の等価容量を示している。
１に取付けたビン、１４ば出力回路Ｉに接続する外部負
荷の等価容量を示している。
次に、本発明の動作について説明する。
上記した実施例において、初段回路３のインバータ２に
入力する信号がハイレベル（Ｈレベル）からロウレベル
（Ｌレベル）に変化すると、ＮＭＯＳトランジスタ９ａ
がオフし、ＰＭＯ５）ランジスタ８ａがオンするため、
初段回路３の出力はＨレベルの電圧となる。
入力する信号がハイレベル（Ｈレベル）からロウレベル
（Ｌレベル）に変化すると、ＮＭＯＳトランジスタ９ａ
がオフし、ＰＭＯ５）ランジスタ８ａがオンするため、
初段回路３の出力はＨレベルの電圧となる。
従って、最終段回路１には、インバータ４．５を構成す
るＮＭＯ５）ランジスタ９ｂ、９ｃのゲ 、−ト・ソ
ース間の容量を充電するゲート電流が、初段回路３のイ
ンバータ２から分岐して流れる。
るＮＭＯ５）ランジスタ９ｂ、９ｃのゲ 、−ト・ソ
ース間の容量を充電するゲート電流が、初段回路３のイ
ンバータ２から分岐して流れる。
この際、抵抗を接続していない一方のインバータには、
第２図」に示したような急峻なゲート電流が流れるが、
入力側に抵抗７を接続した他方のインバータ５に流れる
ゲート電流は、同図■に示すように値が小さく、しかも
立上がりの緩やかものとなる。
第２図」に示したような急峻なゲート電流が流れるが、
入力側に抵抗７を接続した他方のインバータ５に流れる
ゲート電流は、同図■に示すように値が小さく、しかも
立上がりの緩やかものとなる。
このため、初段回路３から出力される電流は、最終段回
路６内の２つのインバータ４．５のゲート電流値を加算
した大きさになり、第２図■に示すように、波高値を変
えずに変化の緩やかな電流波形とすることができるため
、電源ライン１０と接地ライン１１に含まれる等価イン
ダクタンスしによる電圧への影響（ｖ ＝ Ｌ−” ）
が抑制される。
路６内の２つのインバータ４．５のゲート電流値を加算
した大きさになり、第２図■に示すように、波高値を変
えずに変化の緩やかな電流波形とすることができるため
、電源ライン１０と接地ライン１１に含まれる等価イン
ダクタンスしによる電圧への影響（ｖ ＝ Ｌ−” ）
が抑制される。
ｔ
この結果、電源ライン１０、接地ライン１１に生じるノ
イズを低減することができる。
イズを低減することができる。
第１表
次に、第１表に示した条件で上記した出力回路１を構成
すると、出力段回路を単一のインバータだけで構成した
場合（第５図）に比べて、伝搬遅延時間には変化がほと
んどみられず、電圧ノイズは２０％程度減少、した。
すると、出力段回路を単一のインバータだけで構成した
場合（第５図）に比べて、伝搬遅延時間には変化がほと
んどみられず、電圧ノイズは２０％程度減少、した。
（ｂ）他の実施例の説明
上記した実施例においては、最終段回路６内に取付けた
抵抗７を固定抵抗として示したが、第３図に見られるよ
うに、トランジスタ１５のソースとドレインをインバー
タ５の入力側に介在して抵抗として使用することができ
る。この場合、トランジスタ１５のゲートを外部端子１
６に引出してゲート電圧を変えることにより、抵抗値を
所望の大きさにすることもできる。
抵抗７を固定抵抗として示したが、第３図に見られるよ
うに、トランジスタ１５のソースとドレインをインバー
タ５の入力側に介在して抵抗として使用することができ
る。この場合、トランジスタ１５のゲートを外部端子１
６に引出してゲート電圧を変えることにより、抵抗値を
所望の大きさにすることもできる。
また、上記した実施例では、最終段回路６を２つのイン
バータ４．５により構成したが、第４図に示すように、
それ以上の数のインパーク２０゜〜２０１１を並列に取
付けるとともに、インバータ２０、〜２０７の入力側に
取付ける抵抗３０２〜３０７の値をそれぞれ違えること
により、最終段回路６の入力電流波形、即ち入力段回路
３のインバータ２の出力電流波形を調整して、電源ライ
ンｌＯと接地ライン１１の等価インダクタンスしによる
ノイズを最も低い値とすることができる。
バータ４．５により構成したが、第４図に示すように、
それ以上の数のインパーク２０゜〜２０１１を並列に取
付けるとともに、インバータ２０、〜２０７の入力側に
取付ける抵抗３０２〜３０７の値をそれぞれ違えること
により、最終段回路６の入力電流波形、即ち入力段回路
３のインバータ２の出力電流波形を調整して、電源ライ
ンｌＯと接地ライン１１の等価インダクタンスしによる
ノイズを最も低い値とすることができる。
以上述べたように本発明によれば、最終段のインバータ
を並列に複数接続するとともに、この複数の８８９段イ
ンバータのうちの少なくとも１つの入力側に抵抗を介在
させたので、初段インバータの出力電流の波高値を小さ
くしないで変化の緩やかな波形とすることができるため
、電源ラインと接地ラインに含まれる等価インダクタン
スによる電圧への影響を抑制して、ノイズを低減するこ
とができる。
を並列に複数接続するとともに、この複数の８８９段イ
ンバータのうちの少なくとも１つの入力側に抵抗を介在
させたので、初段インバータの出力電流の波高値を小さ
くしないで変化の緩やかな波形とすることができるため
、電源ラインと接地ラインに含まれる等価インダクタン
スによる電圧への影響を抑制して、ノイズを低減するこ
とができる。
第１図は、本発明の一実施例を示す回路図、第２図は、
本発明の一実施例における電流波形図、 第３図は、本発明の第２の実施例を示す回路図、第４図
は、本発明の第３の実施例を示す回路図、第５図は、第
１の従来例を示す回路図、第６図は、第１の従来例を示
す回路図における電流、電圧の波形図、 第７図は、第２の従来例を示す回路図、第８図は、第２
の従来例を示す回路図における電流波形図である。 （符号の説明） ｌ・・・出力回路、 ２・・・インバータ、 ３・・・初段回路、 ４．５・・・インバータ、 ６・・・最終段回路、 ７・・・抵抗、 ８・・・ＰｕＯ２）ランジスタ、 ９・・・ＮＭＯＳ）ランジスタ、 １０・・・電源ライン、 １１・・・接地ライン。
本発明の一実施例における電流波形図、 第３図は、本発明の第２の実施例を示す回路図、第４図
は、本発明の第３の実施例を示す回路図、第５図は、第
１の従来例を示す回路図、第６図は、第１の従来例を示
す回路図における電流、電圧の波形図、 第７図は、第２の従来例を示す回路図、第８図は、第２
の従来例を示す回路図における電流波形図である。 （符号の説明） ｌ・・・出力回路、 ２・・・インバータ、 ３・・・初段回路、 ４．５・・・インバータ、 ６・・・最終段回路、 ７・・・抵抗、 ８・・・ＰｕＯ２）ランジスタ、 ９・・・ＮＭＯＳ）ランジスタ、 １０・・・電源ライン、 １１・・・接地ライン。
Claims (1)
- 【特許請求の範囲】 半導体回路装置の出力側に取付けた出力回路（１）にお
いて、 上記半導体回路装置内の信号を入力する初段インバータ
（２）を設けるとともに、 該初段インバータ（２）の出力信号を受ける最終段イン
バータ（４、５）を並列に複数接続し、該複数の最終段
インバータ（４、５）のうちの少なくとも１つの入力側
に、抵抗（７）を介在したことを特徴とする集積回路装
置における出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63040082A JP2580230B2 (ja) | 1988-02-23 | 1988-02-23 | 集積回路装置における出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63040082A JP2580230B2 (ja) | 1988-02-23 | 1988-02-23 | 集積回路装置における出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01215117A true JPH01215117A (ja) | 1989-08-29 |
| JP2580230B2 JP2580230B2 (ja) | 1997-02-12 |
Family
ID=12570979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63040082A Expired - Fee Related JP2580230B2 (ja) | 1988-02-23 | 1988-02-23 | 集積回路装置における出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2580230B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010282684A (ja) * | 2009-06-03 | 2010-12-16 | Toshiba Corp | 半導体記憶装置 |
-
1988
- 1988-02-23 JP JP63040082A patent/JP2580230B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010282684A (ja) * | 2009-06-03 | 2010-12-16 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2580230B2 (ja) | 1997-02-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |