JPH01220914A - 遅延時間調整回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路の改良に係わり、特に信号の遅
延時間を調整可能にしてなる遅延時間調整回路に関する
。

〔従来の技術〕

この種の半導体集積回路は、複数の回路素子を１つの基
板上に組み込んで構成されており、かつ第１の能動回路
素子の出力に第２の能動回路素子の入力が接続された回
路構成を有しているものが一般的である。

かかる半導体集積回路は、設計が終了し、実際にデバイ
スとして完成してしまうと、集積回路内部で信号の伝播
遅延時間を調整することができなかった。したがって、
半導体集積回路を製造する際のバラツキに起因するタイ
ミングのずれは、−旦完成した半導体集積回路にあって
は、補正することができなかった。

〔発明が解決しようとする課題〕

かかる不都合を解消するため、従来は、半導体集積回路
の設計時に回路素子等に余裕を持たせ、これに対処して
いた。しかしながら、かかる処置では、上記不都合を充
分にかつ適正に補正できるものではなく、かつ余裕を持
たせる割合をどの程度にするかを決定するのが困難であ
るという不都合があった。

本発明は上述した課題を解決するためになされたもので
、半導体集積回路内部の遅延時間を外部より調整可能と
してなる遅延時間調整回路を提供することを目的とする
。

〔課題を解決するための手段〕

上記目的を達成するため、本発明の遅延時間調整回路は
、複数の回路素子が１つの基板上に組み込まれたもので
あって、かつ第１の能動回路素子の出力に第２の能動回
路素子の入力が接続された構成を有する半導体集積回路
において、前記第１の能動回路素子の出力と前記第２の
能動回路素子の入力との接続部に、外部よりスイッチン
グ制御可能なスイッチング素子を介してキャパシタを接
続してなることを特徴とするものである。

このような構成の本発明によれば、前記第１の能動回路
素子の出力と前記第２の能動回路素子の入力との接続部
に、スイッチング素子を外部よりオンさせることにより
当該回路に適正なキャパシタ分を与えることができるの
で、半導体集積回路内の遅延時間を外部から調整できる
ことになる。

〔実施例〕

次に、本発明の一実施例について図面を参照して説明す
る。

第１図は、本発明に係る遅延時間調整回路の実施例の原
理構成を示すブロック図である。

第１図に示す遅延時間調整回路の実施例は次のように構
成されている。すなわち、第１の能動回路素子である初
段ゲート２の出力端子は、第２の能動回路素子である次
段ゲート４の入力端子に接続されている。初段ゲート２
の出力端子と次段ゲート４の入力端子との接続部には、
外部よりスイッチング制御可能なスイッチング素子とし
ての半導体スイッチ６と所定の静電容量のキャパシタ８
からなる直列回路か−または複数個接続されている。し
かして、これらの回路素子は、１つの基板上に組み込ま
れて構成されている。

第２図は、上記第１図の原理的構成をＣＭ　Ｏ５−ＬＳ
　Ｉとして具体化した回路例を示す回路図である。

第２図において、符号１２は初段ゲートであり、２つの
トランジスタを直列接続してなり、信号入力１１がそれ
らトランジスタの入力端に接続されている。この初段ゲ
ート１２の出力端子は次段ゲート１４の入力端子に接続
されている。この次段ゲート１４は、２つのトランジス
タを直列接続してなり、出力１５を有している。初段ゲ
ート１２の出力端子と次段ゲー）１４０入力端子との接
続部には、外部よりスイッチング制御可能な半導体スイ
ッチ１６．と所定の静電容量のキャパシタ１８、とから
なる直列回路、および外部よりスイッチング制御可能な
半導体スイッチ１６□と所定の静電容量のキャパシタ１
８２　とからなる直列回路がそれぞれ接続されている。

半導体スイッチ１６、　　には、伝搬遅延時間を可変す
るための制御信号を入力する端子１７が接続されており
、この端子１７から直接にかつインバータ１９を介して
制御信号が供給できるようにしである。同様に、半導体
スイッチ１６２には、伝搬遅延時間を可変するための制
御信号を入力する端子２１が接続されており、この端子
２１から直接にかつインバータ２３を介して制御信号が
供給できるようにしである。

このような構成の実施例の遅延時間調整回路についてそ
の作用を説明する。

初段ゲート１２の伝搬遅延時間は、その出力の負荷静電
容量に依存する。そこで、まず半導体スイッチ１６１．
１６２　が双方ともにオフの場合は、初段ゲート１２の
負荷静電容量は、次段ゲート１４の入力静電容量と、半
導体スイッチ１６．．１６□のドレイン静電容量とから
なる。したがって、初段ゲート１２の遅延時間は、これ
らの静電容量に応じて遅延することになる。

次に、端子１７または２１の一方から制御信号を入力し
て半導体スイッチ１６１　または１６２のいずれか一方
をオンとさせた場合、初段ゲート１２の負荷静電容量は
、キャパシタ１８．または１８□のいずれか一方が加わ
り、初段ゲー）１２の遅延時間が、そのキャパシタ１８
１　または１８゜のいずれか一方の容量に応じて大きく
なる。

さらに、端子１７および２１からそれぞれ制御信号を入
力して半導体スイッチ１６．および１６２の双方をオン
とさせた場合、初段ゲー）１２の負荷静電容量は、キャ
パシタ１８１　および１８２の双方が加わり、初段ゲー
ト１２の遅延時間が、そのキャパシタ１８．および１８
２の双方の容量に応じて大きくなる。

このように第２図に示す実施例によれば、外部が端子１
７．２１に加える制御信号に応じて遅延時間を４段階に
調節できることになる。

なお、上記実施例では、４段階に遅延時間の調整を可能
としたものとして示したが、これに限定されることなく
、２段階以上の調整ができることになる。

このように本実施例によれば、半導体集積回路の内部の
能動回路素子の負荷容量を切り換えられるようにしてな
るので、半導体集積回路の内部パスの遅延時間を外部よ
り調整することができる。

このため、半導体集積回路単体試験時または装置試験時
に、半導体集積回路内部のタイミング調整を行うことが
できる。また、−装置内で単一の同期信号で動作する半
導体集積回路が複数個ある場合、その同期信号のスキニ
ー合わせを半導体集積回路内部で行うことができる。

〔発明の効果〕

以上説明したように本発明によれば、半導体集積回路の
内部の能動回路素子の負荷容量を切り換えられるように
してなるので、半導体集積回路の内部パスの遅延時間を
外部より調整することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の原理的構成を示すブロック図、第２図
は本発明の実施例を示す回路図である。 ２．１２・・・・・・初段ゲート（第１の能動回路素子
）４．１４・・・・・・次段ゲート（第２の能動回路素
子）６．１６．．１６□・・・・・・半導体スイッチ（
スイッチング素子）、 ８．１８１．１８２・・・・・・キャパシタ。

Claims (1)

【特許請求の範囲】
1. 複数の回路素子が１つの基板上に組み込まれたものであ
   って、かつ第１の能動回路素子の出力に第２の能動回路
   素子の入力が接続された構成を有する半導体集積回路に
   おいて、前記第１の能動回路素子の出力と前記第２の能
   動回路素子の入力との接続部に、外部よりスイッチング
   制御可能なスイッチング素子を介してキャパシタを接続
   してなることを特徴とする遅延時間調整回路。