JPH0784875A - ライトバッファ制御機構 - Google Patents

Abstract

(57)【要約】 【目的】 連続したデータを高速アクセスモードで転送
することを可能とする。 【構成】 プロセッサ制御部１からライトバッファ１１
にデータを書き込む際、そのデータに連続するデータが
ライトバッファ１１に格納されているか否かを、連想メ
モリ２２を検索して調べる。即ち、連想メモリ２２はラ
イトバッファ１１に格納されているデータのアドレスの
次のメモリアドレスを格納しているので、書き込もうと
するデータのメモリアドレスをこれと比較してデータの
連続性を調べられる。データが連続するときは、ライト
バッファ制御部１５内のレジスタ１６にその旨を格納す
る。一方、ライトバッファ１１からメモリ３０にデータ
を転送するときは、ライトバッファ制御部１５により連
続するデータを高速アクセスモードで転送する。また、
連続しないデータは転送単位ごとに転送する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計算機のプロセッサに
おけるライトバッファ制御機構に関するものである。

【０００２】

【従来の技術】従来、計算機において、プロセッサがデ
ータをメモリに格納する際には、以下の理由によりライ
トバッファを介して格納するようにしていた。一般に、
プロセッサのサイクル時間とメモリのサイクル時間で
は、後者の方が長い。このため、プロセッサはメモリに
データを格納する際、その実行を止めてメモリへのデー
タの格納が終るまで待たなければならない。従って、プ
ロセッサはメモリへのデータの格納時に長時間待たさ
れ、実行効率が落ちる。これを防止するために、サイク
ル時間がプロセッサのサイクル時間に近いライトバッフ
ァを設ける。そして、プロセッサはデータを直接メモリ
に格納するのではなく、ライトバッファに一時的に格納
した後、ライトバッファからメモリにデータを格納する
ようにする。これにより、プロセッサはメモリへのデー
タの格納が終ることを待つことなく、次の処理を行なう
ことが可能となる。

【０００３】図２に、従来のライトバッファ制御機構の
構成を示す。プロセッサ制御部３１は、制御線３２、３
３でライトバッファ制御部３５に接続されており、ま
た、セレクタ３７にデータ線３４で接続されている。一
方、ライトバッファ制御部３５は、制御線３６でセレク
タ３７に接続されている。セレクタ３７に接続されたラ
イトバッファ３８は、データ線３９に接続されている。
プロセッサ制御部３１はデータをライトバッファ３８に
出力する際は制御線３２でライトバッファ制御部３５に
データの書き込みを要求する。ライトバッファ制御部３
５はライトバッファ３８がＦＩＦＯ（First In First O
ut）バッファを構成するように制御する。即ち、ライト
バッファ制御部３５は、ヘッドポインタ５１、テイルポ
インタ５２、カウンタ５３を備えている。ヘッドポイン
タ５１は、ライトバッファ３８内の先頭データを指す。
テイルポインタ５２は、ライトバッファ３８内の最後の
データを指す。これらの状態を図３（ａ）に示す。カウ
ンタ５３は、ライトバッファ３８内に現在保持されてい
るデータの数（エントリ数）を示す。

【０００４】プロセッサ制御部３１からライトバッファ
３８にデータ書き込み要求があると、ライトバッファ制
御部３５は、まず、カウンタ５３の示す値を調べる。こ
れにより、ライトバッファ３８が満杯か否かを調べる。
ライトバッファ３８が満杯でなければ、ライトバッファ
制御部３５は、制御線３３を通じてプロセッサ制御部３
１に書き込みを許可する。同時に、ライトバッファ制御
部３５はカウンタ５３を“１”増加し、図３（ｂ）に示
すように、テイルポインタ５２を“１”進める。そし
て、テイルポインタ５２の値を制御線３６を通じてセレ
クタ３７に通知する。セレクタ３７は、制御線３６を通
じて入力される信号で制御され、プロセッサ制御部３１
からデータ線３４を通じて送られてくるメモリ４０の書
き込みアドレスとデータをライトバッファ３８内のテイ
ルポインタ５２の指すエントリに格納する。

【０００５】一方、ライトバッファ３８からメモリ４０
にデータを書き込む際には、ライトバッファ制御部３５
がカウンタ５３を“１”減少させ、図３（ｃ）に示すよ
うに、ヘッドポインタを“１”進め、そのヘッドポイン
タの値を制御線３６を通じてセレクタ３７に通知する。
そして、データ線３９を通じてメモリ４０にアドレス及
びデータを出力する。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような問題があった。即ち、上
述した従来の機構においては、データがライトバッファ
３８に入力された順にメモリ４０にアドレスが出力さ
れ、データが書き込まれる。従って、アドレスが連続す
るデータを格納する場合にも、ライトバッファ３８から
メモリ４０へのデータ転送単位毎にアドレスが出力され
る。このため、ＤＲＡＭ等の高速アクセスモードを使用
することができず、データ転送効率が悪くなるという問
題があった。

【０００７】本発明は、以上の点に着目してなされたも
ので、ライトバッファに格納されているデータが連続し
ている場合にそれらを連続して出力して高速アクセスモ
ードを使用することを可能としたライトバッファ制御機
構を提供することを目的とするものである。

【０００８】

【課題を解決するための手段】本発明のライトバッファ
制御機構は、メモリ内の複数の領域に格納される予定の
データを一時的に格納するライトバッファと、当該ライ
トバッファ内の前記メモリ内で連続するアドレスのデー
タを検出する連想メモリと、当該連想メモリにより検出
されたデータを前記ライトバッファから前記メモリに高
速アクセスモードで出力するライトバッファ制御部とを
備えたことを特徴とするものである。

【０００９】

【作用】本発明のライトバッファ制御機構においては、
プロセッサ制御部からライトバッファにデータを書き込
む際、そのデータに連続するデータがライトバッファに
格納されているか否かを調べる。これは、ライトバッフ
ァ制御部が連想メモリを検索することにより行なわれ
る。そして、連続するデータがあるときは、ライトバッ
ファ制御部内のレジスタにその旨を格納する。一方、ラ
イトバッファからメモリにデータを転送するときは、ラ
イトバッファ制御部により連続するデータを高速アクセ
スモードで転送する。また、連続しないデータは転送単
位ごとに転送する。

【００１０】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明のライトバッファ制御機構
の一実施例のブロック図である。プロセッサ制御部１の
出力は、データ線２、５によって加算器６に接続され、
データ線５によってセレクタ１２とセレクタ１０に接続
される。また、プロセッサ制御部１とライトバッファ制
御部１５は、制御線３、４により相互に接続されてい
る。加算器６の出力は、信号線７によりラッチ８に接続
され、ラッチ８の出力は信号線９によりセレクタ１２に
接続されている。セレクタ１２の出力は、データ線１３
によりセレクタ２０に接続され、制御線１４でライトバ
ッファ制御部１５と接続されている。

【００１１】セレクタ１０は、制御線１８によってライ
トバッファ制御部１５と接続されている。そして、セレ
クタ１０の出力は、ライトバッファ１１に接続されてい
る。このライトバッファ１１は、データ線１９を介して
メモリ３０に接続されている。メモリ３０は、ＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）等から
成る。メモリ３０の動作は、周知の通りであるが、図４
（ａ）に示すように、あるサイクルでアドレスを入力
し、次のサイクルで前のサイクルで指定されたアドレス
にデータを書き込むようになる。ＤＲＡＭの場合は、ア
ドレスが行列とされるため、２サイクルが使われる。一
方、高速アクセスモードでは、図４（ｂ）に示すよう
に、次のサイクルでもデータを入力し、そのデータを前
のサイクルでデータを書き込んだアドレスの次のアドレ
スに書き込む。

【００１２】セレクタ２０は、制御線２１によりライト
バッファ制御部１５と接続されている。そして、セレク
タ２０の出力は、連想メモリ２２と接続されている。こ
の連想メモリ２２の出力は、データ線２３によりライト
バッファ制御部１５に接続されている。ライトバッファ
制御部１５は、レジスタ１６とレジスタ１７とを有す
る。ライトバッファ１１、レジスタ１７、連想メモリ２
２は、同数のエントリを持つ。各エントリには、エント
リアドレスが付されており、同じエントリアドレス同士
のエントリが対応付けられる。ライトバッファ１１は、
メモリに書き込むデータとそのメモリアドレスを保持す
る２つのフィールドaddr、dataから成る。

【００１３】レジスタ１６は、ライトバッファ１１のエ
ントリアドレス（即ち、レジスタ１７及び連想メモリ２
２のエントリアドレス）を保持し、ポインタとして機能
する。このレジスタ１６のポインタには、空きヘッドポ
インタehead 、空きテイルポインタetail 、有効ヘッド
ポインタvhead 、有効テイルポインタvtail 、カレント
ポインタcur が含まれる。空きヘッドポインタは、デー
タが保持されていない先頭のエントリを指す。空きテイ
ルポインタは、データが保持されていない最終のエント
リを指す。

【００１４】有効ヘッドポインタは、データが保持され
ている先頭のエントリを指す。有効テイルポインタは、
データが保持されている最終のエントリを指す。カレン
トポインタは、ライトバッファ制御部１５が現在処理し
ているエントリを指す。また、レジスタ１６は、カウン
タcount も含む。このカウンタは、ライトバッファ１１
に保持されているデータの個数を格納する。レジスタ１
７は、ＮフィールドとＮＲフィールドの２つのフィール
ドから成り、ライトバッファ１１の各エントリの状態を
保持する。Ｎフィールドは、当該エントリに対応するラ
イトバッファ１１のエントリに、連続するメモリ書き込
みアドレスを持つデータが格納されていることを示す。
ＮＲフィールドは、当該エントリに続くエントリのエン
トリアドレスを格納する。

【００１５】これらのレジスタ１６とレジスタ１７とを
用いて、ライトバッファ１１はデータが保持されている
エントリのリストとデータが保持されていないエントリ
のリストの２種類のリストで管理される。連想メモリ２
２は、ＮＡフィールドとＣフィールドの２つのフィール
ドを有する。ＮＡフィールドは、当該エントリに対応す
るライトバッファ１１に書き込まれているデータのメモ
リアドレスの次のメモリアドレスを格納する。Ｃフィー
ルドは、連想メモリ２２の当該エントリが今までにヒッ
トしたか否かを示す。

【００１６】本発明では、新しくライトバッファ１１に
書き込まれるデータが既にライトバッファ１１に格納さ
れているデータとメモリ３０の書き込みアドレスが連続
するか否かを連想メモリ２２により検出する。そして、
ライトバッファ１１のデータの状態をライトバッファ制
御部１５のレジスタ１６とレジスタ１７によりデータが
入っているリストとデータが入っていないリストの２つ
のリストをつくる。そして、レジスタ１７の付加ビット
Ｎを用いることによりこれらのリストに入っているデー
タのメモリアドレスが連続するか否かを判断する。連続
する場合は、図４（ｂ）に示すような高速アクセスモー
ドでライトバッファ１１からメモリ３０へのデータ転送
を行ない、連続しない場合は、図４（ａ）に示すような
通常のアクセスモードでこれを行なう。

【００１７】次に、上述した装置の動作を説明する。プ
ロセッサ制御部１は、データをライトバッファ１１に書
き込む際に、制御線３を通じてライトバッファ制御部１
５に書き込み要求を出力する。ライトバッファ制御部１
５はカウンタがライトバッファ１１のエントリ数より小
さければ、制御線４を通じてプロセッサ制御部１に書き
込みの許可を出力し、カウンタを“１”増やす。

【００１８】その後、プロセッサ制御部１は、データ線
５にデータとメモリアドレスを出力する。加算器６及び
セレクタ１２には、メモリアドレスが出力され、セレク
タ１０にはデータとメモリアドレスの両方が出力され
る。セレクタ１２は、ライトバッファ制御部１５からの
制御線１４によりデータ線５側に切替えられている。こ
れにより、データ線５のメモリアドレスがデータ線１３
を通じてセレクタ２０に送られる。また、データ線５を
通じてセレクタ１０に送られたメモリアドレスとデータ
は、ライトバッファ制御部１５が空きヘッドポインタの
値を制御線１８を通じてセレクタ１０に出力しているた
め、セレクタ１０を介して空きヘッドポインタの指すラ
イトバッファ１１のエントリに書き込まれる。これと同
時にカレントポインタに空きヘッドポインタの値が書き
込まれ、空きヘッドポインタの値は空きヘッドポインタ
が指すレジスタ１７のエントリのＮＲフィールドの値に
書換えられる。

【００１９】また、セレクタ２０は、ライトバッファ制
御部１５によって制御線２１を通じて制御され、これに
より、データ線１３を通じてプロセッサ制御部１から送
られてきたアドレスと一致するアドレスが連想メモリ２
２の中に存在するか否かが検出される。この際にアドレ
スの一致するエントリは存在したが、そのエントリのＣ
ビットがアクティブである場合はアドレスが不一致であ
るとして扱われる。このような意味も含めてアドレスが
一致した場合は、そのエントリアドレスとヒット信号が
データ線２３を通じてライトバッファ制御部１５に送ら
れると同時に当該エントリのＣビットがアクティブにさ
れる。ライトバッファ制御部１５は、送られてきたエン
トリアドレスのレジスタ１７のエントリのＮＲフィール
ドをカレントポインタの指すレジスタ１７のＮＲフィー
ルドに書き込む。そして、送られてきたエントリアドレ
スのレジスタ１７のエントリのＮＲフィールドには、カ
レントポインタの値を書き込み、Ｎフィールドをアクテ
ィブにする。これにより、次のデータが連続なメモリア
ドレスを持つことを示す。

【００２０】メモリアドレスが一致しなかった場合は、
その旨がデータ線２３を通じてライトバッファ制御部１
５に伝えられ、有効テイルポインタの指すレジスタ１７
のエントリのＮＲフィールドはカレントポインタの値に
書換えられ、有効テイルポインタはカレントポインタの
値に書換えられる。一方、データ線２には、プロセッサ
制御部１から出力されたデータのバイト数（バイトなら
“１”、ワードなら“４”）が出力される。加算器６
は、データ線５に出力されているメモリアドレスとデー
タ線２に出力されているバイト数を加算して現在のデー
タの次のアドレスを計算する。この結果はラッチ８に保
持され、前述した連想メモリ２２での検索が終った後に
ライトバッファ制御部１５によって制御されたセレクタ
１２を通じて連想メモリ２２に書き込まれる。このとき
に書き込まれるエントリは、ライトバッファ制御部１５
によって制御線２１を通じて通知されるカレントポイン
タの値によって指定される。

【００２１】この結果、ライトバッファ等の格納状態
は、例えば、図５に示すようになる。図５に示す例で
は、ライトバッファの３番目のエントリにアドレスＡ及
びデータＤ１が格納され、ライトバッファの５番目のエ
ントリにアドレスＡの次のアドレスＡ＋１及びＤ１に続
くデータＤ２が格納される。このとき、レジスタ３番目
のエントリのＮフィールドはアクティブにされ、ＮＲフ
ィールドにはエントリアドレス“５”が格納される。ま
た、連想メモリの３番目のエントリのＮＡフィールドに
はアドレスＡの次のアドレスＡ＋１が格納され、５番目
のエントリのＮＡフィールドにはアドレスＡ＋１の次の
アドレスＡ＋２が格納される。このように、例えば４番
目のエントリを飛ばして３番目と５番目のエントリに連
続したデータを格納することができる。

【００２２】ライトバッファ１１からメモリ３０へデー
タを出力する際には、ライトバッファ制御部１５が有効
ヘッドポインタの値を制御線１８を通じてライトバッフ
ァ１１に伝え、当該エントリのアドレス及びデータをデ
ータ線１９に出力する。続いて有効ヘッドポインタの指
すレジスタ１７のエントリのＮＲフィールドの値が制御
線１８に出力されることになるが、この時Ｎフィールド
がアクティブであれば、メモリアドレスは連続している
ので、ライトバッファ１１からメモリアドレスが出力さ
れる必要はない。従って、Ｎフィールドの値によって制
御線１８を制御する。この制御手順を図６に簡単に示
す。即ち、ライトバッファ制御部１５は図５に示すライ
トバッファの３番目のエントリのデータをメモリに転送
する際、レジスタのＮフィールドがアクティブか否かを
判定する（ステップＳ１）。この場合、その判定結果は
肯定となり、高速アクセスモードに設定される（ステッ
プＳ２）。そして、５番目のエントリのデータを高速ア
クセスモードでメモリに転送する。一方、５番目のエン
トリのＮフィールドはアクティブでないので、５番目の
エントリの次のエントリのデータは通常モードで転送す
る（ステップＳ３）。これにより、メモリの高速アクセ
スモードが使用可能となり、データ転送効率を向上させ
ることができる。

【００２３】ライトバッファ１１からのデータの出力が
１つ終了すると、カウンタは、“１”減らされる。空き
テイルポインタの指すレジスタ１７のエントリのＮＲフ
ィールドは有効ヘッドポインタの値を書き込まれ、空き
テイルポインタには有効ヘッドポインタの値が書き込ま
れる。また、有効ヘッドポインタの指すレジスタ１７の
エントリのＮＲフィールドはクリアされ、有効ヘッドポ
インタは有効ヘッドポインタの指すレジスタ１７のエン
トリのＮＲフィールドの値に書換えられる。尚、前述し
たように、有効ヘッドポインタのＮフィールドが有効な
間は高速アクセスモードによりライトバッファ１１の次
のエントリからの出力はデータのみとなるが、Ｎフィー
ルドが有効であるにもかかわらず、出力がバスの調停な
どでとぎれる場合は、改めてメモリアドレスを出力し直
さなければならないので、高速アクセスモードとしない
よう、Ｎフィールドをクリアする。

【００２４】尚、上述した実施例においては、プロセッ
サからメモリにデータを書き込む際のライトバッファに
ついて説明したが、本発明はこれに限定されることな
く、メモリからディスク装置等の外部メモリにデータを
書き込む際のバッファにも適用することができる。

【００２５】

【発明の効果】以上説明したように、本発明のライトバ
ッファ制御機構によれば、メモリ上で連続するデータを
検出し、ライトバッファからメモリへのデータ転送時に
連続したアドレスを転送できるようにしたので、ＤＲＡ
Ｍ等の高速アクセスモードを使用する頻度を高くするこ
とが可能となり、バストラフィックを低減し、データ転
送効率を向上させることができる。従って、スループッ
トの向上を図ることができる。

【図面の簡単な説明】

【図１】本発明のライトバッファ制御機構の一実施例の
ブロック図である。

【図２】従来のライトバッファ制御機構の一例のブロッ
ク図である。

【図３】従来のライトバッファ制御部の動作の説明図で
ある。

【図４】アクセスモードの説明図である。

【図５】ライトバッファ等の格納状態の一例の説明図で
ある。

【図６】メモリのアクセス手順の説明図である。

【符号の説明】

１ プロセッサ制御部 １１ ライトバッファ １５ ライトバッファ制御部 ２２ 連想メモリ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 メモリ内の複数の領域に格納される予定
   のデータを一時的に格納するライトバッファと、 当該ライトバッファ内の前記メモリ内で連続するアドレ
   スのデータを検出する連想メモリと、 当該連想メモリにより検出されたデータを前記ライトバ
   ッファから前記メモリに高速アクセスモードで出力する
   ライトバッファ制御部とを備えたことを特徴とするライ
   トバッファ制御機構。