JPH01225158A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し産業上の利用分野」 本発明は高周波数でかつ高速で動作する半導体装置を製
造する方法の改善に関するものである。

し従来の技術］ 従来、このような製造方法としては、例えば第２図に示
す工程で製造するものがあった。

この方法は、昭和５８年度電子逆俗字会半導体・材料部
門全国大会の論文集の、 １０．５μｍバイポーラＳ　Ｓ　’Ｔ’　−Ｉ　Ａのプ
ロセスと特性」 に記載されたものである。

以下、第２図を用いて製造方法を説明する。

まず、（ａ）図に示すように、ｐ−型の基板１に、ｎ＋
型の埋め込み拡散層２を形成した後、エピタキシャル層
３を堆積し、分離層となる酸化膜４をＩ、　ＯＣＯＳ法
により形成する。

その後、基板の表面に、酸化膜５、多結晶シリコン膜６
、窒化膜７を順次形成する。そして、窒化膜７を選択的
に除去し、これをマスクにして多結晶シリコン膜６の不
要な部分を選択的に酸化して、コレクタ電極とベース電
極を分離する。その後、多結晶シリコン膜６のベースと
エミッタを形成する部分８をエツチングで除去する。

次に、（ｂ）図に示すように、ベース側の多結晶シリコ
ン膜を酸化して酸化ＷＡ９を形成し、窒化膜７をサイド
エツチングする。また、酸化膜９の下にある酸化ＩＫ！
５をエツチングする。

その後、（Ｃ）図に示すように、エミッタ・ベース形成
部分８に多結晶シリコン層を形成し、続いて異方性エツ
チングにより除去する。これによって、（ｂ）図の工程
で形成されたたけようシリコン膜６のオーバーハング部
分が多結晶シリコン膜１０で埋められ、ベース電極とな
る多結晶シリコン膜６は基板とコンタクトする。

その後、（ｄ）図に示すように、基板１を酸化し、酸化
膜を通してボロンをイオン注入し、必要な領域だけにｐ
型のベース領域１１を形成する。

続いてＣＶＤ法により多結晶シリコン膜１２を形成する
。さらに、ドライエツチングを行い、エミッタの開口部
１３の形成を終了する。

次に、多結晶シリコンでコレクタ電４ｆ！１４とエミッ
タ電極１５を形成し、エミッタ電極１５にはヒ素（Ａｓ
）を注入し、基板にｎ十型のエミッタ領域１６を形成す
る。その後、コレクタ電極１４、エミッタ電極及びベー
ス電極のコンタクト穴１７に、金属電極ｉｓ、１９及び
２０を形成してトランジスタができる。

［発明が解決しようとする課題］ しかし、このような方法によって製造された半導体装１
は、次のような問題点があった。

■素子分離層、ベース・コレクタ分Ｍ層、ベース領域、
エミッタ領域、エミッタ電極、コレクタ電極等は別々の
マスクを用いて形成しているため、それぞれのマ又りの
位置合せに余裕をもたせなければならない、このため、
コレクタ領域を小さくすることができず、高集積化や高
速動作の障害になる。

■エミッタ・ベース領域を形成した後に、別のフォトマ
スクを用いてエミッタとベースの分離層を形成している
。これによって、ベース領域１１は、第３図に示すよう
に、全周囲にわたってコレクタ領域３と接した構成にな
り、ベース・コレクタ間の接合容量ＣＩ、コレクタ領域
３とベース環＠６の浮遊容量Ｃ２等が増大し、高速動作
ができなくなるという問題点があった。

本発明はこのような問題点を解決するためになされたも
のであり、１枚のマスクでトランジスタの要部を構成す
る層が位置決めされ、マスク相互間の位置合わせのため
の余裕をもたせる必要がなくなってコレクタ面積が小さ
くなり、これによって高集積化と高速動作が可能になっ
た半導体装置を製造する方法を実現することを目的とす
る。

し課題を解決するための手段］ 本発明は、次の工程を有することを特徴とする半導体装
置の製造方法である。

■半導体基板上に、不純物が添加されていない第１の多
結晶シリコン膜を形成し、さらにその上に第１の絶縁膜
を形成する工程。

■エミッタとベースが形成される領域及びコレクタ電極
が形成される領域を残して、側壁が垂直になるように、
前記第１の絶縁膜、第１の多結晶シリコン膜及び半導体
基板をエツチングする工程。

■半導体基板面に素子分離に用いる第２の絶縁膜を形成
する工程。

■平坦化技術を用いて、前記第２の絶縁膜を、前記第１
の絶縁膜を残して半導体基板の表面と同じ高さになるま
でエツチングする工程。

■ベース電極になる不純物が添加されていない第２の多
結晶シリコン膜を形成する工程。

■平坦化技術を用いて、前記第２の多結晶シリコン膜を
前記第１の絶縁膜を残して、前記第１の多結晶シリコン
膜の表面と同じ高さになるまでエツチングする工程。

■前記第１の絶縁膜をマスクにして、不純物を前記第２
の多結晶シリコンに添加する工程。

■前記第２の多結晶シリコン膜に添加された不純物を前
記第１の多結晶シリコン膜の一部に拡散させる工程。

■前記第１の絶縁膜を除去し、不純物濃度に依存したエ
ツチングにより、前記第１の多結晶シリコン膜の不純物
が拡散されていない部分を選択的に除去してエミッタ開
口部を形成する工程。

■基板面の一部に選択酸化の際のマスクになる第３の絶
縁膜を形成する工程。

Ｏこの第３の絶縁膜を加工する際のマスクとなり、かつ
表面が平坦化された第４の絶縁膜を基板面に形成する工
程。

［株］異方性エツチングにより、前記第４の絶縁膜をエ
ミッタ開１１部の底部に一部を残して除去する工程。

■　＠の工程で残った第４の絶縁膜をマスクにして、前
記第３の絶縁膜を加工する工程。

中加工された第３の絶縁膜をマスクにして、露出した第
１及び第２の多結晶シリコン膜の表面を選択的に酸化す
る工程。

し実施例］ 第１図は本発明にかかる半導体装置の製造方法の一実施
例の工程図である。この図を用いて製造手順を説明する
。

まず、ｐ型のシリコン基板３１上にｎ本型の埋込コレク
タ拡散層３２及びＰ生型の素子分離拡散層３３を形成し
た後にｎ型のエピタキシャル層３４を堆積する。エピタ
キシャル！３４は、例えば、ｎ型不純物濃度が約１０６
個／　ｃｍ　’で、厚さは約１μｍである。また、コレ
クタの直列抵抗を低下させるため、ｎ＋型のコレクタ拡
散層３５を形成する。続いて、ＣＶＤ装置等を用いて、
基板３１上に、不純物が添加されていない多結晶シリコ
ン層（以下、無添加多結晶シリコン膜とする）３６を３
００ｎｍ、シリコン酸化膜３７を５００ｎｍ、無添加多
結晶シリコン膜３８を３００ｎｍ、シリコン酸化ｒ！Ａ
３つを順次形成する。これによって、基板は（ａ）図に
示す状態になる。

次に、１層のフォトマスクを用いて、エミッタ・ベース
形成領域４０及びコレクタコンタクト形成領域を決める
。すなわち、（ｂ）図に示すように、フォトレジストを
マスクとして、シリコン酸化１１！３９、多結晶シリコ
ンＷＡ３８及びシリコン酸化膜３７を異方性エツチング
で選択的に除去する。　　　更に、シリコン酸化膜３９
をマスクにして多結晶シリコン膜３６、エピタキシャル
層３４及び素子分離拡散層３３及び埋込コレクタ拡散層
３２を選択的に除去する。

その後、シリコン酸化ＷＡ４２をＣＶＤ装置等を用いて
約１μｍ堆積させる。続いて、平坦化技術を応用して、
シリコン酸化膜４２を表面がエピタキシャル層３４の表
面と同じ高さになるまでエツチングする。これは次のよ
うにして行う。

すなわち、（Ｃ）図に示すように、抵抗加熱真空蒸着装
置を用いて、基板面にアルミニウム膜４３を１００μｍ
蒸着する。このとき、アルミニウム膜は基板面の段差に
よって断切られ、４３１と４３２に分離する。ここで、
１０％のシュウ酸液中でアルミニウム膜４３２に２０Ｖ
の電圧を１程度度印加すると、アルミニウム膜４３２の
表面だけが酸化アルミニウムに変わる。なお、アルミニ
ウムの酸化は、プラズマ陽極酸化により行ってもよい６
次に、リン酸系のアルミニウムエツチング液を用いてエ
ツチングをすると、選択的にアルミニウム膜４３１のみ
が除去される。この状態で、方向性のある反応性イオン
エツチング装置を用いて、シリコン酸化膜４２を（ｄ）
図に示すように、表面がエピタキシャル層３４の表面と
同じ高さになるまでエツチングする。エミッタ・ベース
形成領域４０とコレクタコンタクト形成ｆＩ域４Ｊの部
分は、多結晶シリコン膜３８があるため、エツチングさ
れずに残る。これによって、平坦化工程が終わる。

次に、酸化アルミニウム膜４３２を除去した後に、無添
加多結晶シリコン膜４４を３００μｍ、シリコン窒化膜
４５を２００μｍを順次成長させる。そして、シリコン
窒化膜４５に窓明けをし、多結晶シリコン膜４４の不要
部分を選択酸化法を用いてシリコン酸化膜４６に変える
。残った多結晶シリコン膜４４はベース電極及びコレク
タ電極になるため、シリコン酸化ｒｉＡ４６で電気的に
分離されている必要がある。この状態が（ｅ）図に示す
状態である。

ここで、シリコン窒化膜４５を除去する。

次に、平坦化技術を応用して多結晶シリコン膜４４の表
面が多結晶シリコン膜３６の表面と同じ高さになるまで
エツチングする。これは（Ｃ）図の平坦化工程と同様に
して行う、これによって、（ｆ）図に示す状態になる。

（ｆ）図で、４７１゜４７２はアルミニウム膜である。

この平坦化工程で、エミッタ・ベース形成領域４０及び
コレクタコンタクト形成領域４１の部分はシリコン酸化
膜３７があるため、エツチングされずに残る。

次に、（ｇ＞図に示すように、フォトレジスト４８でコ
レクタコンタクト部等をマスクしてイオン注入装置によ
りホウ素イオンを多結晶シリコン膜４４に添加する。

次に、フォトレジストＭ４８を除去した後、高温処理を
施す、その結果、先のイオン注入工程で多結晶シリコン
ｌｌ１４４に注入されていたホウ素が、シリコン酸化１
］１３７にマスクされていたため無添加であった多結晶
シリコン膜中に拡散される。これによって、ホウ素が添
加された多結晶シリコン膜４９と無添加多結晶シリコン
ＷＡ５０が形成される。

次に、シリコン酸化膜３７を除去した後に、（ｈ）図に
示すように、ＣＶＤ法等によりシリコン酸化ＷＡ５１を
形成し、エミッタ・ベース領域に窓明けをする。

ここで、シリコン酸化Ｍ５１にマスクされることなく露
出した無添加多結晶シリコン膜５０を、水酸化カリウム
とイソプロピルアルコールと水の混合液を用いて選択的
にエツチングする。水酸化カリウム溶液は、無添加多結
晶シリコンに比べてボロンを添加した多結晶シリコンの
方がエツチング速度が遅い、このため、無添加多結晶シ
リコン膜５０が選択的に除去される。その後、気相成長
法等により、シリコン窒化Ｍ５２及びシリコン酸化Ｍ４
５３を順次形成する。このとき、エミッタ開口部が十分
小さく、シリコン酸化膜５３の膜厚が　　　′十分厚け
れば、（ｉ）図のようにシリコン酸化膜５３はほぼ平坦
になる。

次に、シリコン酸化膜５３のエミッタ・ベース領域に、
方向性のある反応性イオンエツチング装置を用いて窓明
けをする。このとき、エミッタ開口部の底部と基板面の
一部に適当な厚さの酸化膜５３１が残るようにする。残
ったシリコン酸化膜５３１をマスクにしてシリコン窒化
膜５２をエツチングする。これによって、（Ｊ）図に示
すような状態になる。

次に、シリコン酸化膜５３１を除去した後に、酸化性雰
囲気中で高温処理をして多結晶シリコン［４９を選択的
に酸化してシリコン酸化膜５４を形成する。その後、選
択酸化のマスクに用いたシリコン窒化ＦＷ４５２を方向
性のある反応性イオンエツチング装置を用いて除去する
。このとき、シリコン酸化Ｍ５４の下にあるシリコン窒
化ＷＡ５２は除去されずに残る。続いて、イオン注入装
置によってボロンを注入し、実効ベース領域５５を形成
する。注入後に熱処理を行うが、このとき、ボロンが添
加された多結晶シリコン膜４９に含まれているボロンが
基板４に拡散し、（ｋ＞図に示すようにベース電極とな
る拡散層５６が形成される。

拡散層５５と５６の導電型はｐ型とｐ本型である次に、
無添加多結晶シリコン膜を成長した後にこれにヒ素を注
入し、ヒ素が添加された多結晶シリコン膜５７を形成す
る。この多結晶シリコン膜５７を加工した後に、熱処理
を加えてヒ素をベース領域５５に拡散し、（１）図に示
すようにｎ＋型のエミッタ領域５８を形成する。

その後、ベース電極コンタクト窓６０を明け、アルミニ
ウムの配線膜６１を形成すると、（ｍ）図に示すような
トランジスタが出来上がる。

なお、導電型（ｐ型とｎ型）は実施例と逆であってもよ
い。

［効果］ 本発明によれば次の効果が得られる。

■第１図（ｂ）の工程で、１枚のマスクにより作られた
エミッタ・ベース形成領域４０とコレクタコンタクト形
成領域４１の側壁により、素子分離層、ベース・コレク
タ分離層、ベース領域、エミッタ領域、エミッタ領域、
コレクタ電極の位置を決めることができる。

これによって、ベース領域の両側壁が厚い酸化膜で仕切
られ、ベース・コレクタ間の接合容量が小さくなる。ま
た、ベース電極とコレクタ領域間の配線容量がなくなる
。これに加えて、コレクタの面積が小さくなるため、コ
レクタ・基板間の接合容量が小さくなる。このようなこ
とから、高集積化と高速動咋が可能になる。

■エミッタ領域４９とベース電極５８の関係がボロンの
熱拡散によって決まるため、トランジスタの特性を制御
しやすくなる。従って、マツチング特性の良好なトラン
ジスタを製造できる。

【図面の簡単な説明】

第１図は本発明にかかる半導体装置の製造方法の一実施
例の工程図、第２図は従来における半導体装置の製造方
法の一例の工程図、第３図は第２図の方法により製造さ
れた半導体装置の要部構成図である。 ３１・・・基板、３６・・・第１の多結晶シリコン膜、
３７・・・第１の絶縁膜、４２・・・第２の絶縁膜、４
４・・・第２の多結晶シリコン膜、５０・・・無添加多
結晶シリコン膜、５２・・・第３の絶縁膜、５３・・・
第４の絶縁膜。

Claims (1)

1. 【特許請求の範囲】 　次の工程を有することを特徴とする半導体装置の製造
   方法。 （１）半導体基板上に、不純物が添加されていない第１
   の多結晶シリコン膜を形成し、さらにその上に第１の絶
   縁膜を形成する工程。 （２）エミッタとベースが形成される領域及びコレクタ
   電極が形成される領域を残して、側壁が垂直になるよう
   に、前記第１の絶縁膜、第１の多結晶シリコン膜及び半
   導体基板をエッチングする工程。 （３）半導体基板面に素子分離に用いる第２の絶縁膜を
   形成する工程。 （４）平坦化技術を用いて、前記第２の絶縁膜を、前記
   第１の絶縁膜を残して半導体基板の表面と同じ高さにな
   るまでエッチングする工程。 （５）ベース電極になる不純物が添加されていない第２
   の多結晶シリコン膜を形成する工程。 （６）平坦化技術を用いて、前記第２の多結晶シリコン
   膜を前記第１の絶縁膜を残して、前記第１の多結晶シリ
   コン膜の表面と同じ高さになるまでエッチングする工程
   。 （７）前記第１の絶縁膜をマスクにして、不純物を前記
   第２の多結晶シリコンに添加する工程。 （８）前記第２の多結晶シリコン膜に添加された不純物
   を前記第１の多結晶シリコン膜の一部に拡散させる工程
   。 （９）前記第１の絶縁膜を除去し、不純物濃度に依存し
   たエッチングにより、前記第１の多結晶シリコン膜の不
   純物が拡散されていない部分を選択的に除去してエミッ
   タ開口部を形成する工程。 （１０）基板面の一部に選択酸化の際のマスクになる第
   ３の絶縁膜を形成する工程。 （１１）この第３の絶縁膜を加工する際のマスクとなり
   、かつ表面が平坦化された第４の絶縁膜を基板面に形成
   する工程。 （１２）異方性エッチングにより、前記第４の絶縁膜を
   エミッタ開口部の底部に一部を残して除去する工程。 （１３）（１２）の工程で残った第４の絶縁膜をマスク
   にして、前記第３の絶縁膜を加工する工程。 （１４）加工された第３の絶縁膜をマスクにして、露出
   した第１及び第２の多結晶シリコン膜の表面を選択的に
   酸化する工程。