JPH01228397A - データ転送制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、例えば数値制御装置から工作機械に制御デー
タのシリアル転送を制御するデータ転送制御装置に関す
る。

（従来の技術） 通常のＮＣ装置は、複数の軸制御用の記憶領域を有し、
ここに軸制御データを保持している。他方、工作機械側
でも軸制御のための演算手段、例えばマイクロプロセッ
サを軸毎に備え、転送された軸制御データに一定の処理
を施して非同期での軸制御も実行している。こうしたＮ
Ｃ装置と工作機械との間をデータ転送ラインで接続する
距離が長くなるとき、通常そのコストとの関係からシリ
アル転送ラインが使用される。

このようなＮＣ装置から工作機械に軸制御データを軸毎
にシリアル転送する場合の外、他の周辺制御機器に対し
て制御データを供給するとき、その転送速度と関係なし
に工作機械等の周辺装置側では所定の速度で演算処理を
行なう必要がある。

そこで、これらの間を接続するデータ転送制御装置は、
その両端にデータを一時的に保持するためのＲＡＭを有
しており、プロセッサから転送される軸制御データは軸
毎の対応するＲＡＭに書込まれる。そして、各軸の制御
用のプロセッサによりＲＡＭに転送されている制御デー
タ内容を読み取って、逐次に軸制御が行なわれている。

（発明が解決しようとする課題） しかし非同期の軸の制御を高速に制御する必要がある場
合でも、プロセッサはその軸周のＲＡＭに制御データを
書込む通常のルーチンと同様にその移動データを書込み
、ここから工作機械側のＲＡＭにシリアル転送され、こ
のＲＡＭから穆勤データにより軸制御が行なわれる。し
かも、高速に転送する必要のある移動制御データであっ
ても、ＲＡＭからの読み出しの順序は固定されているの
で、シリアル転送装置のボーレートが遅いとき、ＮＣ装
置による同期制御ができないという問題があった。

本発明は、上記課題を解決するためになされたもので、
転送装置のボ゛−レートと関係なしに高速に転送制御を
行なえるデータ転送制御装置を提供することを目的とし
ている。

（課題を解決するための手段） 本発明によれば、データ転送ラインにより接続された演
算装置の間で制御データをシリアル転送するデータ転送
制御装置において、転送される制御データをその所定長
毎に速度決定ビットを設定する設定手段と、この速度決
定ビットに対応する複数の格納領域を有する送信制御用
の記憶手段とを具備し、前記速度決定ビットに従７て制
御データの転送処理の優先順位を決定するようにしたこ
とを特徴とするデータ転送制御装置を提供できる。

（作用） 本発明のデータ転送制御装置では、転送される制御デー
タの所定長毎に速度決定ビットを設け、受信側での処理
に先立って、格納された制御データの速度決定ビットを
チェックし、処理の優先順位を決定するようにしている
。

（実施例） 以下、本発明の一実施例を図面に従って詳細に説明する
。

第１図は、ＮＣ装置１と、このＮＣ装置１とは別にＣＰ
Ｕを有する制御回路２との間をシリアル転送ライン３で
接続したシステムの概略構成を示す。ＮＣ装置１は、工
作機械（図示せず、）などの軸を制御するために、’　
ＣＰ　Ｕ　４のデータバスと接続される複数のＲＡＭ５
１．５２・・・を有し、これらＲＡＭ５１．５２・・・
には所定のタイミングで逐次に軸制御データ等が書込ま
れ、保持している。ＮＣ装置ｌは、このＲＡＭ５１．５
２・・・で保持している軸制御データにより各軸制御回
路６１．６２・・・により工作機械の各軸に制御指令を
出力し、軸制御を行なっている。

ここで、上記ＣＰＵ４のデータバスには、制御回路２へ
制御データを転送するためのＲＡＭ７が接続され、この
ＲＡＭ７に非同期軸を制御する制御データを書込むこと
ができる。このＲＡＭ７からは、ドライバ８を介して制
御データがシリアル転送ライン３に送出され、制御回路
２側では、レシーバ９を介して所定のＲＡＭｌ０の所定
領域に格納される。この制御回路２では、通常、低レベ
ルのルーチンが転送され、軸制御が行なわれる。

第２図は、上記ＮＣ装置１のＲＡＭ７と制御回路２のＲ
ＡＭｌ０とにそれぞれ格納さ°れるデータ構成を示す図
である。

制御データには、その先頭部分の１ビツトの領域に速度
決定ビットが設定されており、ＮＣ装置１からＲＡＭ７
の領域に格納される際に、ｃｐｕ４により転送される制
御データに応じた速度決定ビットが設定される。つまり
、高速転送が必要な移動データについては、この速度決
定ビットを１にし、それ以外のデータでは０にする。そ
して、それぞれ転送すべき速度に応じた格納位置に格納
される。

一方、制御回路２側では、転送されてきた制御データが
その速度決定ビットに基づいて所定の位置に格納される
。つまり非同期軸を制御する場合には、その軸周の制御
データとしてシリアル転送されたものを、速度決定ビッ
トに従って優先順位を決定して、処理を開始することに
なる。

例えば、起動信号ＩＴＰをオンして、高レベルのルーチ
ンのデータ転送を開始するとき、データを受ける側では
、速度決定ビットにより判断して、起動信号ＩＴＰによ
りＣＰＵｌ０にインタラブドを掛け、高レベルのルーチ
ンに制御を引き渡す。特に高速に転送する必要があるデ
ータや、あるいは他の軸との制御に同期させて転送する
必要のあるデータに、所定の速度決定ビットを付けてお
き、転送されたデータをＲＡＮＩＯ内に確保された高レ
ベルのルーチンの専用の記憶領域に格納する。こうして
高速転送データである旨を判別して、データ処理の優先
順位を決定することが可能になる。また、複数の周辺ユ
ニットが設けられている場合には、高速転送データであ
る旨が各周辺ユニットで一律に判明するから、所定の起
動信号により同時転送でき、同期運転が可能になる。

このように転送されるデータに速度決定ビットを付け、
特定のデータ記憶領域から高速に転送を行ない、かつ転
送されたデータに基づぎ、起動信号がオンしたとき同時
転送できるから、他の制御ユニットとの間での同期運転
が可能になる。

以上、この発明をある程度詳細にその最も好ましい実施
態様について説明したが、その好ましい実施態様の説明
は、構成の詳細な部分についての変形、特許請求の範囲
に記載された本発明の精神に反しない限りでの種々な変
形、あるいはそれらを組み合わせたものに変更すること
ができることは明らかである。

（発明の効果） 以上説明したように、本発明によれば、シリアル転送部
での転送速度が遅い場合であっても高速転送を必要とす
るデータについては高速転送を可能にし、複数の周辺機
器の間での同期運転のためのデータ転送を行なううえで
、起動信号により同期をとって同期運転制御を確実に行
なえるデータ転送制御装置を提供できる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図、第２図
は、転送データが格納されるＲＡＭ構成を示す図である
。 １・・・ＮＣ装置、２・・・制御回路、３・・・シリア
ル転送ライン、５１．５２・・−，７，１０・・−ＲＡ
Ｍ。 特許出願人　ファナック株式会社

Claims (3)

【特許請求の範囲】
1. （１）データ転送ラインにより接続された演算装置の間
   で制御データをシリアル転送するデータ転送制御装置に
   おいて、転送される制御データをその所定長毎に速度決
   定ビットを設定する設定手段と、この速度決定ビットに
   対応する複数の格納領域を有する送信制御用の記憶手段
   とを具備し、前記速度決定ビットに従って制御データの
   転送処理の優先順位を決定するようにしたことを特徴と
   するデータ転送制御装置。
2. （２）前記請求項（１）に記載のデータ転送ラインによ
   り接続された演算装置の間でシリアル転送された制御デ
   ータを受信するデータ受信装置において、所定長毎に速
   度決定ビットが設定された受信データを格納する記憶手
   段と、この記憶手段に格納された制御データの速度決定
   ビットを受信側での処理に先立ってチェックする制御手
   段とを具備し、前記速度決定ビットに従ってデータ処理
   の優先順位を決定するようにしたことを特徴とするデー
   タ転送制御装置。
3. （３）数値制御装置と制御対象との間における同期運転
   方法であって、前記数値制御装置での転送処理と同時に
   制御対象に対して所定の起動信号を供給し、前記数値制
   御装置では速度決定ビットに従って制御データの転送処
   理の優先順位を決定し、前記制御対象では速度決定ビッ
   トに従ってデータ処理の優先順位を決定し、前記起動信
   号に基づきシリアル転送された制御データによる同期制
   御を行なうことを特徴とする同期運転方法。