JPH01229342A - マイクロプロセッサ暴走チェック装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、マイクロプロセッサを用いた装置において、
マイクロプロセッサ自身の暴走をチェックするマイクロ
プロセッサ暴走チェック装置に関する。

［従来の技術Ｊ 従来、マイクロプロセッサ（以下、ＣＰＵという。）を
用いた装置では、ＣＰＵが制御する周辺機器の異常状態
を検出、診断する機能をもつものがあるものの、例えば
外来ノイズまたはＣＰＵのフェッチミスやソフトバグに
よってＣＰＵが暴走した場合、ＣＰＵ自身かその暴走状
態を認識することかできなかった。

１発明か解決しようとする問題点］ 一般に、ＣＰＵが暴走すると、メモリの全エリアをアク
セスすることが知られている。そのなめ、ＣＰＵか暴走
した場合、データエリアが破壊されてしまう結果、重要
な情報が全て消えてしまうという問題点かある。

情報の回復は基本的には不可能であるから、再度全ての
設定および登録を初めからやり直す必要がある。これは
、大変な作業であり、ユーザによっては二度手間である
。また、登録内容によってはやり直しが不可能なものも
ある。

しかも、ＣＰＵか暴走したことが判明したとしても、暴
走原因を究明、除去することはたやすいことではない。

ここに、本発明の目的は、このような従来の問題点に鑑
み、ＣＰＵの暴走に対するデータエリアの保護と同時に
、暴走原因の究明、除去を容易に行なえるようにしたマ
イクロプロセッサ暴走チェック装置を提供することにあ
る。

［問題点を解決するための手段］ 第１項記載の発明では、マイクロプロセッサ、プログラ
ムを記憶したプログラムメモリおよびデータを記憶する
データメモリを有する装置において、チェックメモリと
、前記データメモリのデータエリアのうち通常プログラ
ム動作ではアクセスされないように規定された複数の特
定アドレスのいずれかが前記マイクロプロセッサによっ
てアクセスされたことを検知し、マイクロプロセッサへ
割込信号を出力する検知回路と、この検知回路から割込
信号が出力されないことを条件としてマイクロプロセッ
サの動作を前記チェックメモリへ書込み可能に選択する
とともに、割込信号が出力されたことを条件としてチェ
ックメモリへの書込みを禁止させる書込制御回路と、前
記検知回路からの割込信号に基づきマイクロプロセッサ
に予め定めた処理を実行させるとともに暴走があった旨
の表示を行なわせる手段と、を具備したことを特徴とす
る。

第２項記載の発明では、マイクロプロセッサ、プログラ
ムを記憶したプログラムメモリおよびデータを記憶する
データメモリを有する装置において、チェックメモリと
、前記プログラムメモリにライト信号が出力されたこと
を検知し、マイクロプロセッサへ割込信号を出力する検
知回路と、この検知回路から割込信号が出力されないこ
とを条件としてマイクロプロセッサの動作を前記チェッ
クメモリへ書込み可能に選択するとともに、割込信号が
出力されたことを条件としてチェックメモリへの８込み
を禁止させる書込制御回路と、前記検知回路からの割込
信号に基づきマイクロプロセッサに予め定めた処理を実
行させるとともに暴走かあった旨の表示を行なわせる手
段と、を具備したことを特徴とする。

［作用］ 第１項記載の発明では、マイクロプロセッサか暴走する
と、マイクロプロセッサはデータメモリの特定アドレス
のいずれかをアクセスするので、検知回路からは割込信
号がマイクロプロセッサへ出力されるとともに、チェッ
クメモリへの書込みが禁止される。すると、マイクロプ
ロセッサは、予め定めた割込処理を実行するので、デー
タメモリ内のデータが破壊されることがない、しかも、
検知回路によってマイクロプロセッサの暴走が検知され
た時点までのマイクロプロセッサの動きはチェックメモ
リに記憶されているので、チェックメモリの内容を読出
せば暴走原因の究明、除去も容易に行うことができる。

第２項記載の発明では、マイクロプロセッサの暴走によ
ってプログラムメモリにライト信号が出されると、検知
回路からは割込信号がマイクロプロセッサへ出力される
とともに、チェックメモリへの書込みか禁止される。従
って、第１項記載の発明と同様に、データメモリ内のデ
ータが破壊されることかなく、しかも、暴走原因の究明
、除去も容易に行うことができる。

［実施例コ 以下、本発明の実施例を図面に基づいて説明する。

洟ｍ昼」 第１実施例を第１図〜第４図に示す、第２図において、
マイクロプロセッサ（ＣＰＵ）１１には、アドレス／デ
ータバスや制御信号線１２などを介して、プログラムを
記憶したプログラムメモリ１３、データを記憶するデー
タメモリ１４、ＣＰＵ暴走チェック回路１５、キーボー
ド１６および表示器１７かそれぞれ接続されている。

ＣＰＵＪ％走チェック回路１５は、第１図に示す如く、
ｃｐｕｉｔの動きを記憶するチェックメモリ２１と、前
記データメモリ１４のデータエリアのうち通常プログラ
ム動作では予めアクセスされないように規定された複数
の特定アドレスのいずれかかＣＰＵＩＩによってアクセ
スされたことを検出し、割込信号ＮＭＩをＣＰＵＩＩへ
出力する検知回路３１と、この検知回路３１から割込信
号ＮＭＩが出力されないことを条件としてＣＰＵ１１の
動作をチェックメモリ２１へ書込み可能に選択するとと
もに、割込信号ＮＭＩが出力されたことを条件としてチ
ェックメモリ２１への書込みを禁止させる書込制御回路
４１とを含む。

チェックメモリ２１は、アドレスバス１２Ａおよびデー
タバス１２Ｄを介して前記ＣＰＵＩＩに接続されている
。検知回路３１は、アンドゲートＡＧＩ、ＡＧ２．ＡＧ
５．ＡＣ３、インバータＩＮ２およびフリップフロッグ
ＦＦＩ、ＦＦ２を含み構成されている。書込制御回路４
１は、アンドゲートＡＧ３．ＡＧ４、オアーゲートＯＧ
Ｉ、ＯＧ２およびインバータＩＮＩを含み構成されてい
る。

アンドゲートＡＧ１は、Ｉ１０アドレスＣ３Ｉがライト
＜ＣＳｔ、ＩＯＷが共に「Ｌ」レベル）されると、「Ｌ
」レベルの出力をフリップフロップＦＦＩのＲ（リセッ
ト）端子へ与える。フリップフロップＦＦＩのＳ（セッ
ト）端子には、アンドゲートＡＧ２からの出力が与えら
れている。アンドゲートＡＧ２は、Ｉ１０アドレスＣ８
Ｏがライト（ＣＳＯｌＩＯＷか共に「Ｌ」レベル）され
ると、「Ｌ」レベルの信号を出力する。

フリップフロップＦＦＩのＱ出力端子からの出力は、ア
ンドゲートＡＧ３の一方の入力端子、インバータＩＮＩ
を介して反転された後アンドゲートＡＧ４の一方の入力
端子、フリップフロップＦＦ２のＲ（リセット）端子に
それぞれ入力されている。アンドゲートＡＧ３の他方の
入力端子にはＣＰＵ１１からのリード信号ＭＲか接続さ
れているとともに、その出力端子にはチェックメモリ２
１のアウトプットイネーブル端子ＯＥが接続されている
。アンドゲートＡＧ４の他方の入力端子には前記リード
信号口が接続されているとともに、その出力端子にはオ
アーゲートＯＧ２の一方の入力端子が接続されている。

オアーゲートＯＧ２の他方の入力ｎ１子にはＣＰＵＩＩ
からの９４８１８号ＭＷが接続されているとともに、そ
の出力端子にはチェックメモリ２１のライトイネーブル
端子ＷＥが接続されている。チェックメモリ２１のチッ
プセレクト端子Ｃ８には、オアーゲートＯＧＩの出力が
入力されている。オアーゲートＯＧＩには、前記インバ
ータＩＮＩの出力およびＣＰＵ１１からのアドレスチッ
プセレクト信号ＭＳＣＯがそれぞれ入力されている。ま
た、前記オアーゲートｏＧ２からの出力は、インバータ
ＩＮ２で反転された後、前記フリップフロップＦＦ２の
Ｔ入力端子に入力されている。

フリップフロップＦＦ２は、リセット状態において、Ｄ
入力端子に入力されているアンドゲートＡＧ５からの出
力がｒＨ，レベルで、かつ、′ｒ入万端子がｒＨ，レベ
ルになったとき、第４図に示す割込処理を実行させる割
込信号ＮＭＩを出力する。アンドゲートＡＧ５には、ア
ンドゲートＡＧ６の出力およびメモリセレクト信号ＩＯ
／Ｍがそれぞれ入力されている。アンドゲートＡＧ６は
、データエリアセレクト信号と、データメモリ１４のデ
ータエリアのうち通常プログラム動作では予めアクセス
されないように規定された特定アドレス、ここではアド
レスＡ７〜ＡＯが「Ｈ」レベルとなったとき「Ｌ」レベ
ルの信号を出力する。

次に、本実施例の作用を第３図および第４図をも参照し
ながら説明する。

いま、Ｉ１０アドレスＣ３Ｉをライト（Ｃ３Ｉ、ＩＯＷ
、を共に「Ｌ」レベル）すると、フリップフロラ１ＦＦ
Ｉかリセットされるから、フリップフロップＦＦＩのＱ
出力端子からは「Ｌ」レベルの信号が出力される。この
ため、フリップフロッグＦＦ２がリセットされるから、
割込信号ＮＭＩは出力されない、このとき、アンドゲー
トＡＧ４が閉じられ、アンドゲートＡＧ３が開かれるな
め、チェックメモリ２１に対してＣＰＵＩＩは通常にラ
イト／リードを行うことができる。

さて、ＣＰＵ暴走チェック回路１５をスタートさせるに
は、第３図に示す如く、Ｉ１０アドレスＣＳＯをライト
（Ｃ３Ｏ１ＩＯＷを共に「Ｌ」レベル）する。すると、
フリップフロップｒ”　Ｆ　１のＱ出力端子からはｒ　
Ｈ、レベルの信号が出力される。このなめ、フリップフ
ロラ１ＦＦ２がリセット解除状態とされる。このとき、
アントゲ−１’　Ａｃ１か閉じられ、アンドゲートＡ　
Ｇ　４が開かれる。

また、フリップフロップＦＦＩのＱ出力端子からのｒ　
Ｉ−１、レベルの信号がインバータＩＮＩで反転された
後、オアーゲートＯＧＩを通してチェックメモリ２１の
チップセレクト端子Ｃ８に入力されており、つまりチッ
プセレクト端子Ｃ８は常に「Ｌ」レベルとなっており、
かつ、リード／ライト信号ＭＲ，ＭＷはオアーゲートＯ
Ｇ２を通してチェックメモリ２１のライトイネーブル端
子Ｗ　Ｅに入力されているなめ、ＣＰＵＩＩがプＩコグ
ラムメモリ１３およびデータメモリ１４をアクセスする
と、その動作は全てチェックメモリ２１に書込まれる。

ところで、ＣＰＵＩＩが暴走した場合、ＣＰＵ１１はメ
モリ１３．１４の全エリアをアクセスすることか知られ
ている。いま、ＣＰＵＩＩが暴走すると、データメモリ
１４の特定アドレス（Ａ７〜ＡＯ）のいずれかをアクセ
スする。すると、データエリアセレクト信号およびアド
レスＡ７〜ＡＯが共にｒ　）ｆ　、レベルとなるので、
アンドゲートＡＧ６の出力が「Ｌ」レベルとなる。ここ
で、メモリセレクト信号ＩＯ／Ｍが「し」レベルとなる
と、アンドゲートＡＧ５の出力がｒ　Ｈ、レベルとなり
、フリップフロッグＦＦ２のＤ出力端子へ与えられる。

このとき、リード信号ｎまたはライト信号ＭＷが入力さ
れると、それらの信号はインバータＩＮ２で反転された
後フリップフロッグＦＦ２のＴ入力端子に入力されるた
め、フリップフロップＦＦ２のＱ出力端子がらはｒＨ，
レベルの割込信号ＮＭＩがＣＰＵＩＩへ出力される。

すると、ＣＰＵＩＩは、第４図のフローチャートに示す
割込処理へ進み、暴走状態から脱する。

従って、ＣＰＵＩＩはこれ以上メモリをアクセスするこ
とがないから、データメモリ１４内のデータを保持する
ことができる。第４図において、まず、Ｉ１０アドレス
ξＳｌをライトする。すると、前述と同様にして、フリ
ップフロップＦＦＬがリセットされ、そのフリップフロ
ップＦＦＩのＱ出力端子からの出力が「Ｌ」レベルにな
るため、フリップフロラ１ＦＦ２がリセットされ割込信
号ＮＭＩが禁止されるとともに、インバータＩＮＩおよ
びオアーゲートＯＧＩを介してチェックメモリ２１のチ
ップセレクト端子Ｃ８が「トＩ」レベルになり、チェッ
クメモリ２１への書込みが禁止される。

続いて、暴走した旨のコメントを表示器１７に表示した
のち、キーボード１６がらのチェックメモリ２１の続出
指令を持つ、ここで、キーボード１６から続出指令が与
えられると、チェックメモリ２１の内容を読出し表示器
１７に表示させる。

これにより、ユーザは、表示器１７に表示された内容、
つまりＣＰＵＩＩが暴走を起こすまでの経緯をみて、暴
走原因を究明、除去する。

従って、本実施例によれば、ＣＰＵＩＩの動作をチェッ
クメモリ２１に記憶しておき、ＣＰＵ１１かデータメモ
リ１４の特定アドレスをアクセスしたとき、つまり暴走
したとき、ＣＰＵを第４図の割込処理ルーチン内で動作
させるとともに、チェックメモリ２１への書込みを禁止
するようにしたので、ＣＰＵＩＩが暴走しても、ＣＰＵ
ＩＩがアクセスするデータメモリ１４内の最初の特定ア
ドレスまでのエリアしか破壊されることがない。

また、ＣＰＵ１１の暴走か検知されるまでのＣＰｕ１ｌ
の動作はチェックメモリ２１に記憶されているので、チ
ェックメモリ２１の内容を読出せば、暴走原因の究明、
除去も容易に行うことかできる。

また、ＣＰＵＩＩの暴走が検知されたときには表示器１
５にその旨を表示するようにしたので、ユーザはこの表
示からＣＰＵＩＩの暴走を認識することかできる。よっ
て、早急な処置をとることかできる。

剃ｌ失里］ 第２実施例を第５図に示す、同図の説明に当って、第１
実施例と同一構成要素については、同一符号を付し、そ
の説明を省略もしくは簡素化する。

本実施例は、プログラムメモリ１３にライト信号がきた
ことを検知し、第４図の割込処理を実行させる割込信号
ＮＭＩをＣＰＵＩＩへ出力する検知回路３１Ａを設けた
点を除き、第１実施例と同じである。そのため、検知回
路３１Ａのフリップフロラ１ＦＦ２の′ｒ入力端子には
、ライト信号ＮＩＷがインバータＩＮ３を介して入力さ
れている。

また、フリップフロラ１ＦＦ２のＤ入力端子には、イン
バータＩＮ４を介してプログラムセレクト信号が入力さ
れている。

従って、ＣＰＵＩＩが暴走しプログラムメモリ１３にラ
イト信号ＭＷが出されると、インバータｌＮ４を介して
フリップフロップＦＦ２のＤ入力端子にｒＨ，レベルの
信号が入力されるとともに、フリップフロップＦＦ２の
Ｔ入力端子に「Ｈ」レベルの信号が入力されるため、フ
リップフロラ１ＦＦ２のＱ出力端子からはｒ　Ｈ、レベ
ルの割込信号ＮＭＩが出力される。これにより、ＣＰＵ
ＩＩは、第４図のフローチャートに従って動作される。

従って、本実施例にあっても、第１実繕例と同様な効果
を奏することができる。

なお、上記実施例では、第４図に示す割込処理おいて、
暴走があった旨を表示器１７に表示させるようにしたが
、プリンタなどによって暴走があった旨の表示を行うよ
うにしてもよい、つまり、暴走があった旨の表示とは、
表示器に限らず、人に伝達できる手段であればいずれで
もよい。

［発明の効果］ 以上の通り、本発明によれば、データメモリの特定アド
レスかアクセスされたとき、または、プログラムメモリ
へライト信号が出力されたとき、これらを検知回路が検
知しマイクロプロセッサへ割込信号を出力し、マイクロ
プロセッサに所定の割込処理を実行させ、かつ暴走があ
った旨の表示を行わせるとともに、チェックメモリへの
書込みを禁止するようにしたので、データメモリのデー
タを保護することができる。しかも、検知回路によって
マイクロプロセッサの暴走が検知されるまでのマイクロ
プロセッサの動作はチェックメモリに記憶されているの
で、チェックメモリの内容を読出せば、暴走原因の究明
、除去も容易に行うことができる。

【図面の簡単な説明】

第１図〜第４図は本発明の第１実施例を示すもので、第
１図はｃｐｕａ＝ｔチェック回路を示す回路図、第２図
はＣＰＵを用いた装置を示すブロック図、第３図および
第４図はそれぞれフローチャートである。第５図は本発
明の第２実施例のＣＰＵ暴走チェック回路を示す回路図
である。 １１・・・ＣＰＵ、１３・・・プログラムメモリ、１４
・・・データメモリ、１５・・・ＣＰＵＪ＆走チェック
回路、２１・・・チェックメモリ、３１，３１Ａ・・・
検知回路、４１・・・書込制御回路。

Claims (2)

【特許請求の範囲】
1. （１）マイクロプロセッサ、プログラムを記憶したプロ
   グラムメモリおよびデータを記憶するデータメモリを有
   する装置において、 チェックメモリと、 前記データメモリのデータエリアのうち通常プログラム
   動作ではアクセスされないように規定された複数の特定
   アドレスのいずれかが前記マイクロプロセッサによって
   アクセスされたことを検知し、マイクロプロセッサへ割
   込信号を出力する検知回路と、 この検知回路から割込信号が出力されないことを条件と
   してマイクロプロセッサの動作を前記チェックメモリへ
   書込み可能に選択するとともに、割込信号が出力された
   ことを条件としてチェックメモリへの書込みを禁止させ
   る書込制御回路と、前記検知回路からの割込信号に基づ
   きマイクロプロセッサに予め定めた処理を実行させると
   ともに暴走があった旨の表示を行なわせる手段と、を具
   備したことを特徴とするマイクロプロセッサ暴走チェッ
   ク装置。
2. （２）マイクロプロセッサ、プログラムを記憶したプロ
   グラムメモリおよびデータを記憶するデータメモリを有
   する装置において、 チェックメモリと、 前記プログラムメモリにライト信号が出力されたことを
   検知し、マイクロプロセッサへ割込信号を出力する検知
   回路と、 この検知回路から割込信号が出力されないことを条件と
   してマイクロプロセッサの動作を前記チェックメモリへ
   書込み可能に選択するとともに、割込信号が出力された
   ことを条件としてチェックメモリへの書込みを禁止させ
   る書込制御回路と、前記検知回路からの割込信号に基づ
   きマイクロプロセッサに予め定めた処理を実行させると
   ともに暴走があった旨の表示を行なわせる手段と、を具
   備したことを特徴とするマイクロプロセッサ暴走チェッ
   ク装置。