JPH01208840A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に係り、マスクスライス
方式に於ける基本素子の構造に関するものである。

〔従来の技術〕

現在、半導体の製造工程に於いて配線工程の変更により
個別のセミカム集積回路を製造するマスクスライス方式
が存在する。従来、マスクスライス方式に用いられる基
本素子は、第１図に於けるＷ　ｐ　、　Ｗ　Ｎが同一に
設定され、Ｐｃｈ−Ｎｃｈトランジスタの駆動能力の非
対称性が存在する。

また、特公昭５８−１６４２４３号公報に、Ｎｃｈ、Ｐ
ｃｈトランジスタの両トランジスタ、および一方のトラ
ンジスタを配線領域に延出する方法が提案されている。

〔発明が解決しようとする問題点〕

しかし、マスクスライス方式半導体集積回路に、アナロ
グ、メモリを導入する半導体の多機能化に於いて、Ｐｃ
ｈ、Ｎｃｈトランジスタの駆動能力を同程度に設定し、
同一基本素子内に於ける多機能化した論理の接続は困難
である。

本発明は、前記の問題点を解決するもので、マスクスラ
イス方式半導体集積回路に於いて、多機能化に適した信
頼性の高い基本素子を提供することが目的である。

〔問題点を解決するための手段〕

本発明の半導体集積回路装置に於ける基本素子が、内部
にソース・ドレイン領域となる拡散領域を共有する２個
のＰｃｈ）ランジスタ、Ｎｃｈトランジスタと、内部固
定配線が設定され、前記トランジスタの拡散領域の大き
さが異なる事により同等駆動能力を示し、前記トランジ
スタが内部に設定された固定配線によって多機能に接続
可能となることを特徴とする。

〔実　施　例〕

第１図に、本発明の特徴を有する基本素子の平面図を示
す、Ｐｃｈトランジスタ、Ｎｃｈ）ランジスタの駆動能
力の比をトランジスタの幅の比、ＷＰ：Ｗ、４に反映さ
せ、トランジスタの駆動能力を同等に設定する。従って
、前記基本素子は、同等能力のＰｃｈトランジスタ、お
よびＮｃｈトランジスタが第２図に示す回路を構成する
。

前記基本素子によるＮＡＮＤ系回路、ＮＯＲ系回路は駆
動能力に於いて差異が存在しなくなり、集積回路内に於
けるＮＯＲ系の使用率を高めることが可能となることに
より設計の自由度を向上させる。

また、内部固定配線を電源供給端子として用いることに
より、Ｐｃｈトランジスタ側とＮｃｈ）ランジスタ側に
於けるｖｓｓ、ｖｏ。の接続が同一配線層内で容易に可
能となることから、第３図に示す如き回路を基本素子内
で実現することが可能となる。

〔発明の効果〕

以上、説明したように、本発明に係る基本素子は、Ｎｃ
ｈ）ランジスタと同等能力を有するＰｃｈトランジスタ
を実現し、かつ、内部に設定された固定配線により、各
々のトランジスタを有効に接続可能とすることにより、
マスクスライス方式半導体集積回路装置に於ける基本素
子として、半導体集積回路装置の多機能化に効果を有す
る。

【図面の簡単な説明】

第１図は、本発明の実施例によるマスクスライス方式半
導体集積回路装置に用いる基本素子の平面図である。 １０２．１０４．１０６ ・・・ＰｃｈＴｒ拡散領域 １０１．１０３．１０５ ・・・ＮｃｈＴｒ拡散領域 １０７．１０９・　・　・ゲート電極 １０８・・・・・・・内部固定配線 第２図は、前記基本素子の回路図である０国内２０１．
２０２、・・・２０９は、各々、第１図に示した１０１
．１０２、・・・１０９に相当する。 第３図は、内部固定配線を電源端子とした場合の回路図
である。 以上 ＠　Ｌ　図 躬　ｚ　　ｒ”２Ｊ ｖＩ３田

Claims (1)

【特許請求の範囲】
1. 　Ｐｃｈトランジスタ、およびＮｃｈトランジスタを含
   む基本素子を配線を用いて論理を構成する半導体集積回
   路装置に於いて、前記基本素子が、ソース・ドレイン領
   域となる拡散領域を共有する２個のＰｃｈトランジスタ
   、および２個のＮｃｈトランジスタを有し、内部に固定
   配線が設定されることを特徴とする半導体集積回路装置
   。