JPH01244649A - 薄膜抵抗の配線形成方法 - Google Patents
薄膜抵抗の配線形成方法Info
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- JPH01244649A JPH01244649A JP63072447A JP7244788A JPH01244649A JP H01244649 A JPH01244649 A JP H01244649A JP 63072447 A JP63072447 A JP 63072447A JP 7244788 A JP7244788 A JP 7244788A JP H01244649 A JPH01244649 A JP H01244649A
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- Japan
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- thin film
- wiring
- thin
- wiring pattern
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路内における薄膜抵抗の配線、
特に配線パターン形成後にｆｉ膜抵抗を形成するプロセ
スに利用できる薄膜抵抗の配線形成方法に関するもので
ある。
特に配線パターン形成後にｆｉ膜抵抗を形成するプロセ
スに利用できる薄膜抵抗の配線形成方法に関するもので
ある。
従来の技術
近年、高度情報化社会の発達により、衛星通信等にみら
れる数〜数十ＧＨｚ帯を用いたアナログ通信や、高速演
算処理を行うスーパーコンピューター等のデジタル信号
処理の分野において、半導体素子の高速化、低消費電力
化、高集積化等の性能向上のための開発がさかんに行わ
れている。
れる数〜数十ＧＨｚ帯を用いたアナログ通信や、高速演
算処理を行うスーパーコンピューター等のデジタル信号
処理の分野において、半導体素子の高速化、低消費電力
化、高集積化等の性能向上のための開発がさかんに行わ
れている。
半導体素子の集積化では、回路設計上、能動素子として
の半導体素子と共に、受動素子としての抵抗等が必要と
なる。半導体集積回路（以下ＩＣと略す）内において、
抵抗は半導体素子層の一部を用いて、もしくはニクロム
等の抵抗体による薄膜抵抗を用いて形成される。
の半導体素子と共に、受動素子としての抵抗等が必要と
なる。半導体集積回路（以下ＩＣと略す）内において、
抵抗は半導体素子層の一部を用いて、もしくはニクロム
等の抵抗体による薄膜抵抗を用いて形成される。
後者の薄膜抵抗は、前者の半導体素子層の一部を用いた
場合に比べ寄生容量が低減される他、プロセス安定性に
すぐれ、かつトリミング等の修正手段が可能であるため
高精度のＩＣに用いられている。
場合に比べ寄生容量が低減される他、プロセス安定性に
すぐれ、かつトリミング等の修正手段が可能であるため
高精度のＩＣに用いられている。
以下図面を参照しながら、従来の薄膜抵抗の配線形成方
法の一例について説明する。
法の一例について説明する。
第３図＋ａｌ、 Ｔｂｌ、 （Ｃ）は、従来の薄膜抵抗
の配線形成方法を、主な製造工程について示した構造断
面図である。
の配線形成方法を、主な製造工程について示した構造断
面図である。
第３図（ａｌ、 ｆｂｌ、 （Ｃ）において、■は半導
体装置が形成されるヒ化ガリウム（以下ＧａＡｓと略す
）の半導体装置基板、２は薄膜抵抗３と前記半導体装置
基板ｌを絶縁するための絶縁膜、４は前記薄膜抵抗３に
配線接続する配線パターン５と他の配線とを絶縁するた
めの眉間絶縁膜である。
体装置が形成されるヒ化ガリウム（以下ＧａＡｓと略す
）の半導体装置基板、２は薄膜抵抗３と前記半導体装置
基板ｌを絶縁するための絶縁膜、４は前記薄膜抵抗３に
配線接続する配線パターン５と他の配線とを絶縁するた
めの眉間絶縁膜である。
以上の構成による従来の薄膜抵抗の配線形成方法につい
て、以下に説明する。
て、以下に説明する。
まず、ＧａＡｓからなる半導体装置基板１上に、減圧化
学気相蒸着（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃ
ａｌ ＶａｐｅｒＤｅｐｏｓｉｔｉｏｎ ｉ以下ＬＰ−
ＣＶＤと略す）法により酸化シリコン膜（以下Ｓ ｉＯ
ｘ膜と略す）を蒸着し絶縁膜２を形成する。次に、前記
絶縁膜２上全面に厚さ約２００人のニクロム膜を加熱蒸
着法により形成後、フォトレジストをマスクとしたエツ
チングにより薄膜抵抗３を形成する（第３図ｆａｔ）。
学気相蒸着（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃ
ａｌ ＶａｐｅｒＤｅｐｏｓｉｔｉｏｎ ｉ以下ＬＰ−
ＣＶＤと略す）法により酸化シリコン膜（以下Ｓ ｉＯ
ｘ膜と略す）を蒸着し絶縁膜２を形成する。次に、前記
絶縁膜２上全面に厚さ約２００人のニクロム膜を加熱蒸
着法により形成後、フォトレジストをマスクとしたエツ
チングにより薄膜抵抗３を形成する（第３図ｆａｔ）。
次に、再び５ｉＯＸ！ｌＩをＬＰ−ＣＶＤ法により厚さ
約３００ＯＡ蒸着し眉間絶縁膜４゛を形成する（第３図
（ｂ））。次に前記層間絶縁膜４の一部をエツチング除
去し、前記Ｗｌ膜抵抗３のコンタクト穴を形成後、レジ
ストリフトオフ法により金の配線パターン５を厚さ約７
０００人形成し前記薄膜抵抗３の配線形成が完成する（
第３図（Ｃ））。（例えば、柳井久義監修、半導体ハン
ドブック第２版。
約３００ＯＡ蒸着し眉間絶縁膜４゛を形成する（第３図
（ｂ））。次に前記層間絶縁膜４の一部をエツチング除
去し、前記Ｗｌ膜抵抗３のコンタクト穴を形成後、レジ
ストリフトオフ法により金の配線パターン５を厚さ約７
０００人形成し前記薄膜抵抗３の配線形成が完成する（
第３図（Ｃ））。（例えば、柳井久義監修、半導体ハン
ドブック第２版。
第３３５頁〜第３３６頁、オーム社発行 参照）以上の
ように、薄膜抵抗３の配線形成は、まず薄膜抵抗３を形
成し、その後工程で眉間絶縁膜４のコンタクト穴を通じ
配線パターン５により行われる。
ように、薄膜抵抗３の配線形成は、まず薄膜抵抗３を形
成し、その後工程で眉間絶縁膜４のコンタクト穴を通じ
配線パターン５により行われる。
発明が解決しようとする課題
しかしながら上記のような方法では、薄膜抵抗３を形成
し、その後工程で、配線パターン５により前記薄膜抵抗
３の配線形成が行われるため、前記配線パターン５を引
出し配線に用いた半導体素子単独の特性評価までに時間
がかかり、例えば前記半導体素子単独に不良が生じてい
た場合、前記薄膜抵抗３の形成プロセスはまったく無駄
となるという問題点を有していた。
し、その後工程で、配線パターン５により前記薄膜抵抗
３の配線形成が行われるため、前記配線パターン５を引
出し配線に用いた半導体素子単独の特性評価までに時間
がかかり、例えば前記半導体素子単独に不良が生じてい
た場合、前記薄膜抵抗３の形成プロセスはまったく無駄
となるという問題点を有していた。
また第４図ｔｅｌ、 （ｂｌは、上述した従来の薄膜抵
抗の配線形成方法において、前記配線パターン５の形成
を前記薄膜抵抗３の形成以前におこなった場合の主な製
造工程について示した構造断面図である。
抗の配線形成方法において、前記配線パターン５の形成
を前記薄膜抵抗３の形成以前におこなった場合の主な製
造工程について示した構造断面図である。
第４図（ａｌ、 （ｂｌにおいて、１．２，３，４．５
はそれぞれ第３図ｔａｌ、 （ｂｌ、 （Ｃ１における
１、２，３゜４．５と同一であり、３ａは配線パターン
５の端部において生じた薄膜抵抗３０段切れ部である。
はそれぞれ第３図ｔａｌ、 （ｂｌ、 （Ｃ１における
１、２，３゜４．５と同一であり、３ａは配線パターン
５の端部において生じた薄膜抵抗３０段切れ部である。
以下第４図（ａｌ、 （ｂｌを用い、従来の薄膜抵抗の
配線形成方法において、前記配線パターン５の形成を前
記薄膜抵抗３の形成以前におこなった場合について説明
する。
配線形成方法において、前記配線パターン５の形成を前
記薄膜抵抗３の形成以前におこなった場合について説明
する。
まず、絶縁膜２を有する半導体装置基板１上に、金の配
線パターン５をレジストリフトオフ法で厚さ約７０００
人形成する０次に全面をＬＰ−ＣＶＤ法による厚さ約３
０００人の５ｉＯＸ膜で被い、眉間絶縁膜４を形成する
（第３図（ａ））。次に前記配線パターン５上の前記層
間絶縁膜４を一部エッチング除去しコンタクト穴を形成
後、薄膜抵抗３を厚さ約３０００人着し前記薄膜抵抗３
の配線形成を行う（第３図（ｂ））。
線パターン５をレジストリフトオフ法で厚さ約７０００
人形成する０次に全面をＬＰ−ＣＶＤ法による厚さ約３
０００人の５ｉＯＸ膜で被い、眉間絶縁膜４を形成する
（第３図（ａ））。次に前記配線パターン５上の前記層
間絶縁膜４を一部エッチング除去しコンタクト穴を形成
後、薄膜抵抗３を厚さ約３０００人着し前記薄膜抵抗３
の配線形成を行う（第３図（ｂ））。
しかしながら第４図＋ａｌ、 （ｂｌに示す本方法にお
いては、前記配線パターン５の膜厚が前記Ｔｉ４膜抵抗
３の膜厚に比べ非常に厚いため、第４図世）に示すよう
に前記薄膜抵抗３の段切れ部３ａが前記配線パターン５
の端部に生じ、前記薄膜抵抗３の配線形成が困難になる
という問題点が生じる。
いては、前記配線パターン５の膜厚が前記Ｔｉ４膜抵抗
３の膜厚に比べ非常に厚いため、第４図世）に示すよう
に前記薄膜抵抗３の段切れ部３ａが前記配線パターン５
の端部に生じ、前記薄膜抵抗３の配線形成が困難になる
という問題点が生じる。
本発明は上記問題点に鑑み、半導体装置基板に埋め込み
電極を形成し、薄膜抵抗と配線パターンを前記埋め込み
電極を介して配線することにより、厚い前記配線パター
ン形成後の薄い前記薄膜抵抗の形成においても、前記薄
膜抵抗の段切れに関係なく配線接続することができる薄
膜抵抗の配線形成方法を提供するものである。
電極を形成し、薄膜抵抗と配線パターンを前記埋め込み
電極を介して配線することにより、厚い前記配線パター
ン形成後の薄い前記薄膜抵抗の形成においても、前記薄
膜抵抗の段切れに関係なく配線接続することができる薄
膜抵抗の配線形成方法を提供するものである。
課題を解決するための手段
上記課題を解決するために、本発明の薄膜抵抗の配線形
成方法は、半導体装置基板上において薄膜抵抗の配線を
形成するにあたり、前記半導体装置基板に埋め込み電極
を形成し、次に配線パターンと薄膜抵抗を、互いに重な
り、かつ共に前記埋め込み電極に接して形成するという
工程を備えたものである。
成方法は、半導体装置基板上において薄膜抵抗の配線を
形成するにあたり、前記半導体装置基板に埋め込み電極
を形成し、次に配線パターンと薄膜抵抗を、互いに重な
り、かつ共に前記埋め込み電極に接して形成するという
工程を備えたものである。
作用
本発明では、上記した工程によって、配線パターン形成
後に薄膜抵抗を形成することが可能となり、前記配線パ
ターンを引出し配線として用いた半導体素子単体の特性
評価までのプロセスが簡略化され、Ｉｃの生産効率を向
上させることができる。
後に薄膜抵抗を形成することが可能となり、前記配線パ
ターンを引出し配線として用いた半導体素子単体の特性
評価までのプロセスが簡略化され、Ｉｃの生産効率を向
上させることができる。
実施例
以下、本発明の一実施例の薄膜抵抗の配線形成方法につ
いて、図面を参照しながら説明する。
いて、図面を参照しながら説明する。
第１図＋ａ１． （ｂｌは、本発明の一実施例における
薄膜抵抗の配線形成方法を主な製造工程について示した
構造断面図である。
薄膜抵抗の配線形成方法を主な製造工程について示した
構造断面図である。
第１図（ａｌ、 （ｂｌにおいて、１１は半導体素子が
形成されるＧａＡｓの半導体装置基板、１２は前記半導
体装置基板１１に形成された金もしくは金合金の埋め込
み電極、１３は金の配線パターン１４およびニクロムの
’ｉｌ膜抵抗１５と前記半導体装置基板１１とを絶縁す
るための絶縁膜、１５ａは前記配線パターン１４の端部
に生じた前記薄膜抵抗の段切れ部である。
形成されるＧａＡｓの半導体装置基板、１２は前記半導
体装置基板１１に形成された金もしくは金合金の埋め込
み電極、１３は金の配線パターン１４およびニクロムの
’ｉｌ膜抵抗１５と前記半導体装置基板１１とを絶縁す
るための絶縁膜、１５ａは前記配線パターン１４の端部
に生じた前記薄膜抵抗の段切れ部である。
以上のように構成された薄膜抵抗の配線形成方法につい
て、以下に説明する。
て、以下に説明する。
第１図ｔａｇ、 （ｂｌは、薄膜抵抗の配線形成工程に
ついて示したものであって、まず高抵抗のＧａＡｓから
なる半導体装置基板１１に、エツチングにより埋め込み
穴を形成する。次に前記埋め込み穴に、蒸着およびリフ
トオフ法を用い金もしくは金合金の埋め込み電極１２を
形成する。
ついて示したものであって、まず高抵抗のＧａＡｓから
なる半導体装置基板１１に、エツチングにより埋め込み
穴を形成する。次に前記埋め込み穴に、蒸着およびリフ
トオフ法を用い金もしくは金合金の埋め込み電極１２を
形成する。
次にＬＰ−ＣＶＤ法により全面に厚さ約３０００人の５
ｉＯＸ膜を形成し絶縁膜１３とした後、前記埋め込み電
極１２上の絶縁膜Ｉ３の一部をエツチング除去し前記埋
め込み電極１２を露呈させる（第１図（ａ））。
ｉＯＸ膜を形成し絶縁膜１３とした後、前記埋め込み電
極１２上の絶縁膜Ｉ３の一部をエツチング除去し前記埋
め込み電極１２を露呈させる（第１図（ａ））。
次に金の蒸着およびリフトオフにより、前記埋め込み電
極１２の露呈部の一部に接続した配線パターン１４を厚
さ約７０００人形成し、その後ニクロムの蒸着およびエ
ツチングにより厚さ約２００人の薄膜抵抗１５を前記配
線パターン１４と重なり、かつ前記埋め込み電極１２に
接続して形成する（第１図ら））。
極１２の露呈部の一部に接続した配線パターン１４を厚
さ約７０００人形成し、その後ニクロムの蒸着およびエ
ツチングにより厚さ約２００人の薄膜抵抗１５を前記配
線パターン１４と重なり、かつ前記埋め込み電極１２に
接続して形成する（第１図ら））。
以上のように本実施例によれば、配線パターン１４と薄
膜抵抗１５との配線接続が、埋め込み電極１２を介して
形成されるため、第１図山）に示すように前記配線パタ
ーン１４の端部における前記薄膜抵抗１５の段切れ部１
５ａの発生に関係なく、厚い前記配線パターン１４の形
成後であっても薄い前記薄膜抵抗１５を前記配線パター
ン１４と配線接続することが可能となる。
膜抵抗１５との配線接続が、埋め込み電極１２を介して
形成されるため、第１図山）に示すように前記配線パタ
ーン１４の端部における前記薄膜抵抗１５の段切れ部１
５ａの発生に関係なく、厚い前記配線パターン１４の形
成後であっても薄い前記薄膜抵抗１５を前記配線パター
ン１４と配線接続することが可能となる。
これにより、前記配線パターン１４を形成した後に行わ
れる半導体素子単体の評価を、前記薄膜抵抗１５を形成
することなく行うことができ、製造プロセスの大幅な効
率化がはかられる。
れる半導体素子単体の評価を、前記薄膜抵抗１５を形成
することなく行うことができ、製造プロセスの大幅な効
率化がはかられる。
なお、本実施例では埋め込み電極１２を独自に形成した
が、埋め込み電極１２は半導体素子の引出し電極、例え
ばバイポーラトランジスタのエミッタ引出し電極、ベー
ス引出し電極、コレクタ引出し電極等の形成と同時に行
ってもよい。
が、埋め込み電極１２は半導体素子の引出し電極、例え
ばバイポーラトランジスタのエミッタ引出し電極、ベー
ス引出し電極、コレクタ引出し電極等の形成と同時に行
ってもよい。
また、実施例では配線パターン１４の形成後に薄膜抵抗
１５の形成を行ったが、前記配線パターン１４と前記″
ｉｉｉ膜砥抗１５の形成順序はどちらが先でもよく、従
来例に示したように前記薄膜抵抗１５を先に形成しても
よいことは明らかである。
１５の形成を行ったが、前記配線パターン１４と前記″
ｉｉｉ膜砥抗１５の形成順序はどちらが先でもよく、従
来例に示したように前記薄膜抵抗１５を先に形成しても
よいことは明らかである。
さらに、第２図（ａ）、 ［ｂｌ、 ｔｅｌは、本発明
の薄膜抵抗の配線形成方法が、従来の薄膜抵抗の配線形
成方法と互換性があることを示す構造断面図である。
の薄膜抵抗の配線形成方法が、従来の薄膜抵抗の配線形
成方法と互換性があることを示す構造断面図である。
第２図（ａｌ、 （ｂｌ、 （１）．１において、１１
，１２．１３゜１４．１５はそれぞれ第１図（δｌ、
（ｂｌにおける１１゜１２．１３，１４．１５と同一で
あり、１６は前記薄膜抵抗１５に配線接続する配線パタ
ーン１４と他の配線とを絶縁するための眉間絶縁膜であ
る。
，１２．１３゜１４．１５はそれぞれ第１図（δｌ、
（ｂｌにおける１１゜１２．１３，１４．１５と同一で
あり、１６は前記薄膜抵抗１５に配線接続する配線パタ
ーン１４と他の配線とを絶縁するための眉間絶縁膜であ
る。
以上のように構成された薄膜抵抗の配線形成方法につい
て、以下に説明する。
て、以下に説明する。
第２図（ａｌ、 （ｔｅｌ、 （Ｃ１は、本発明の薄膜
抵抗の配線形成方法において、配線パターンならびに薄
膜抵抗と埋め込み電極とを接続する工程を省くだけで従
来の薄膜抵抗の配線形成方法が可能であることを示した
ものであって、まず、埋め込み電極１２が形成された高
抵抗ＧａＡｓの半導体装置基板１１上にＳ ｉ Ｏｘ膜
を形成し絶縁膜１３とする（第２図（ａ））。
抵抗の配線形成方法において、配線パターンならびに薄
膜抵抗と埋め込み電極とを接続する工程を省くだけで従
来の薄膜抵抗の配線形成方法が可能であることを示した
ものであって、まず、埋め込み電極１２が形成された高
抵抗ＧａＡｓの半導体装置基板１１上にＳ ｉ Ｏｘ膜
を形成し絶縁膜１３とする（第２図（ａ））。
次に前記本発明の一実施例でおこなったところの、前記
絶縁膜１３の一部エッチング除去（第１図（ａ））を省
略し、前記絶縁膜１３上にニクロムからなる薄膜抵抗１
５を形成後、再びＳｉＯｘ膜を形成し眉間絶縁膜１６と
した後、前記層間絶縁膜１６の一部をエツチング除去し
、前記薄膜抵抗１５のコンタクト穴を形成する（第２図
（ｂ））。
絶縁膜１３の一部エッチング除去（第１図（ａ））を省
略し、前記絶縁膜１３上にニクロムからなる薄膜抵抗１
５を形成後、再びＳｉＯｘ膜を形成し眉間絶縁膜１６と
した後、前記層間絶縁膜１６の一部をエツチング除去し
、前記薄膜抵抗１５のコンタクト穴を形成する（第２図
（ｂ））。
次に、金の配線パターン１４を形成し前記薄膜抵抗１５
の配線形成が完成する（第２図（Ｃ））。
の配線形成が完成する（第２図（Ｃ））。
以上のように本発明の薄膜抵抗の配線形成方法において
、絶縁膜１３の一部エッチング除去を省略するだけで従
来の薄膜抵抗の配線形成方法をそのまま用いることが可
能である。
、絶縁膜１３の一部エッチング除去を省略するだけで従
来の薄膜抵抗の配線形成方法をそのまま用いることが可
能である。
発明の効果
以上のように本発明の薄膜抵抗の配線形成方法では、半
導体装置基板上において薄膜抵抗の配線を形成するにあ
たり、前記半導体装置基板に埋め込み電極を形成し、次
に配線パターンと薄膜抵抗を、共に前記埋め込み電極に
接して形成することを特徴とする。
導体装置基板上において薄膜抵抗の配線を形成するにあ
たり、前記半導体装置基板に埋め込み電極を形成し、次
に配線パターンと薄膜抵抗を、共に前記埋め込み電極に
接して形成することを特徴とする。
本発明の薄膜抵抗の配線形成方法を用いることにより、
前記配線パターンの形成と前記薄膜抵抗の形成の工程順
序が任意になり、製造プロセスの大幅な効率化が可能と
なる。
前記配線パターンの形成と前記薄膜抵抗の形成の工程順
序が任意になり、製造プロセスの大幅な効率化が可能と
なる。
また、本発明の薄膜抵抗の配線形成方法は、従来の薄膜
抵抗の配線形成方法と互換性を有しており、製造プロセ
スに多様性をもたせることが可能となる。
抵抗の配線形成方法と互換性を有しており、製造プロセ
スに多様性をもたせることが可能となる。
第１図Ｔａｇ、 （ｂｌは本発明の一実施例における薄
膜抵抗の配線形成方法を示した構造断面図、第２図ｆａ
ｔ、 （ｂｌ、 （Ｃ１は本発明の薄膜抵抗の配線形成
方法が、従来の薄膜抵抗の配線形成方法と互換性がある
ことを示す構造断面図、第３図ｆａｌ、 （ｂｌ、 ｆ
ａｔは従来の薄膜抵抗の配線形成方法を示した構造断面
図、第４図Ｔａ＋、 （ｂｌは従来の′ＦｇＩ膜抵抗の
配線形成方法において配線順序のみを変更した場合の構
造断面図である。 ｌ、１１・・・・・・半導体装置基板、２，１３・・・
・・・絶縁膜、３，１５・・・・・・薄膜抵抗、４，１
６・・・・・・層間絶縁膜、５，１４・・・・・・配線
パターン、１２・・・・・・埋め込み電極。 代理人の氏名 弁理士 中尾敏男 はか１名／／〜手導
汰仮置五款 ｔ５Ｌ ＝−段切れ舘 ＜（１） １−半導体ＫＮＸＲ ５−配滌パターン
膜抵抗の配線形成方法を示した構造断面図、第２図ｆａ
ｔ、 （ｂｌ、 （Ｃ１は本発明の薄膜抵抗の配線形成
方法が、従来の薄膜抵抗の配線形成方法と互換性がある
ことを示す構造断面図、第３図ｆａｌ、 （ｂｌ、 ｆ
ａｔは従来の薄膜抵抗の配線形成方法を示した構造断面
図、第４図Ｔａ＋、 （ｂｌは従来の′ＦｇＩ膜抵抗の
配線形成方法において配線順序のみを変更した場合の構
造断面図である。 ｌ、１１・・・・・・半導体装置基板、２，１３・・・
・・・絶縁膜、３，１５・・・・・・薄膜抵抗、４，１
６・・・・・・層間絶縁膜、５，１４・・・・・・配線
パターン、１２・・・・・・埋め込み電極。 代理人の氏名 弁理士 中尾敏男 はか１名／／〜手導
汰仮置五款 ｔ５Ｌ ＝−段切れ舘 ＜（１） １−半導体ＫＮＸＲ ５−配滌パターン
Claims (2)
- （１）半導体装置基板上に薄膜抵抗の配線を形成するに
あたり、前記半導体装置基板に埋め込み電極を形成し、
次に配線パターンと薄膜抵抗を互いに重なり、かつ共に
前記埋め込み電極に接して形成することを特徴とする薄
膜抵抗の配線形成方法。 - （２）埋め込み電極を半導体装置の引出し電極と同時に
形成することを特徴とする請求項（１）記載の薄膜抵抗
の配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072447A JPH01244649A (ja) | 1988-03-25 | 1988-03-25 | 薄膜抵抗の配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072447A JPH01244649A (ja) | 1988-03-25 | 1988-03-25 | 薄膜抵抗の配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01244649A true JPH01244649A (ja) | 1989-09-29 |
Family
ID=13489552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63072447A Pending JPH01244649A (ja) | 1988-03-25 | 1988-03-25 | 薄膜抵抗の配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01244649A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0915500A3 (en) * | 1997-10-29 | 2000-05-24 | Harris Corporation | Inverted thin film resistor and method of manufacture |
| US7312515B2 (en) | 2003-06-11 | 2007-12-25 | Ricoh Company, Ltd. | Semiconductor apparatus including a thin-metal-film resistor element and a method of manufacturing the same |
| US7358592B2 (en) | 2004-03-02 | 2008-04-15 | Ricoh Company, Ltd. | Semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5410971A (en) * | 1977-06-27 | 1979-01-26 | Nippon Electric Co | Substrate for multiilayer circuit |
-
1988
- 1988-03-25 JP JP63072447A patent/JPH01244649A/ja active Pending
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