JPH0482222A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0482222A JPH0482222A JP2196625A JP19662590A JPH0482222A JP H0482222 A JPH0482222 A JP H0482222A JP 2196625 A JP2196625 A JP 2196625A JP 19662590 A JP19662590 A JP 19662590A JP H0482222 A JPH0482222 A JP H0482222A
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- JP
- Japan
- Prior art keywords
- tungsten
- film
- hole
- high concentration
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明Ｃヨ 半導体装置及びその製造方法に関するも
のであも 従来の技術 従来の半導体装置における埋め込みタングステンによる
配線構造としてζよ 第５図に示すように導電性膜３上
に形成された絶縁膜２番へ 基板ｌに垂直方向に導電性
膜３表面が露出するように穴を形成した後、ＣＶＤ法に
より穴に柱状タングステン５４を埋め込んだものがあっ
た 発明が解決しようとする課題 しかし タングステンｇｓｉｏ２膜や５ｉｓＮａ膜等の
絶縁膜と密着性が悪い上！ミ タングステンを埋め込む
穴の部分の導電性膜表面にはごく薄くではあるが自然酸
化膜が形成されておりタングステンとの密着性を低下さ
せており、タングステン成長直後の温度変化や熱処理が
加わると応力によりタングステンが導電性膜との界面か
ら剥離して上に抜けてしまｔ、％ 熱処理温度を高く
できないという課題がありｋ 本発明者は以上のような
従来のタングステンによる配線を有する半導体装置の欠
点に鑑み本発明を完成するに至ったものである。
のであも 従来の技術 従来の半導体装置における埋め込みタングステンによる
配線構造としてζよ 第５図に示すように導電性膜３上
に形成された絶縁膜２番へ 基板ｌに垂直方向に導電性
膜３表面が露出するように穴を形成した後、ＣＶＤ法に
より穴に柱状タングステン５４を埋め込んだものがあっ
た 発明が解決しようとする課題 しかし タングステンｇｓｉｏ２膜や５ｉｓＮａ膜等の
絶縁膜と密着性が悪い上！ミ タングステンを埋め込む
穴の部分の導電性膜表面にはごく薄くではあるが自然酸
化膜が形成されておりタングステンとの密着性を低下さ
せており、タングステン成長直後の温度変化や熱処理が
加わると応力によりタングステンが導電性膜との界面か
ら剥離して上に抜けてしまｔ、％ 熱処理温度を高く
できないという課題がありｋ 本発明者は以上のような
従来のタングステンによる配線を有する半導体装置の欠
点に鑑み本発明を完成するに至ったものである。
本発明の目的（よ 埋め込みタングステン配線に突起を
設けることにより、はがれを防止できる半導体装置及び
その製造方法を提供することを目的とすも 課題を解決するための手段 本発明の半導体装置としてζよ 絶縁物中に基板の主面
に対して垂直方向に埋め込まれ 最上部と最下部を除い
た部分に前記基板の主面に対して水平方向に突起を有し
最下部において導電体に接したタングステンにより形
成される配線構造を有する。
設けることにより、はがれを防止できる半導体装置及び
その製造方法を提供することを目的とすも 課題を解決するための手段 本発明の半導体装置としてζよ 絶縁物中に基板の主面
に対して垂直方向に埋め込まれ 最上部と最下部を除い
た部分に前記基板の主面に対して水平方向に突起を有し
最下部において導電体に接したタングステンにより形
成される配線構造を有する。
また本発明の半導体装置の製造方法として１表導電体上
にＰ（リン）を高濃度に含有する５１０２膜を、Ｐをほ
とんど含有しない５１０２膜で挟んで形成する工程と、
フォトマスク法と異方性ドライエッチにより、前記Ｐを
高濃度に含有する５１０２膜および前記Ｐをほとんど含
有しない５１０２膜に前記導電体表面が露出するように
穴を形成する工程と、その後ふつ化水素酸や希釈したふ
り化水素酸に浸し 前記穴部において前記Ｐを高濃度に
含有するＳｉＯ２の部分にくぼみを形成する工程と、Ｃ
ＶＤ法を用いて前記穴をタングステンにより埋め込んで
配線を形成する工程とを備えたものであム 作用 本発明は前記した構成により、タングステンが水平方向
に有する突起が絶縁物のくぼみにひっかかることにより
、タングステン成長時の温度変化や熱処理によって、タ
ングステンが上方に抜けることを防止することができも 実施例 以下、図面に基づいて更に詳しく説明する。
にＰ（リン）を高濃度に含有する５１０２膜を、Ｐをほ
とんど含有しない５１０２膜で挟んで形成する工程と、
フォトマスク法と異方性ドライエッチにより、前記Ｐを
高濃度に含有する５１０２膜および前記Ｐをほとんど含
有しない５１０２膜に前記導電体表面が露出するように
穴を形成する工程と、その後ふつ化水素酸や希釈したふ
り化水素酸に浸し 前記穴部において前記Ｐを高濃度に
含有するＳｉＯ２の部分にくぼみを形成する工程と、Ｃ
ＶＤ法を用いて前記穴をタングステンにより埋め込んで
配線を形成する工程とを備えたものであム 作用 本発明は前記した構成により、タングステンが水平方向
に有する突起が絶縁物のくぼみにひっかかることにより
、タングステン成長時の温度変化や熱処理によって、タ
ングステンが上方に抜けることを防止することができも 実施例 以下、図面に基づいて更に詳しく説明する。
第１図は本発明にかかる半導体装置の配線部分の部分拡
大図であも 同図において、基板１には例えばシリコン
基板を、絶縁物２には例えばＳｉＯ２膜を、導電性膜３
には例えばモリブデン、アルミ、タングステン、タング
ステンシリサイド、ポリＳｉ膜等を用いも 絶縁物２中
に１友 最下部を導電性膜３に接し水平方向に突起５を
有する柱状タングステン４が埋め込まれていも 第２図は柱状タングステン４の最下部が導電体として導
電性膜３の代わりに半導体基板６に接している場合であ
ム 第１図、第２図においては柱状タングステン４は２カ所
において水平方向に突起５を有しているカミこの突起数
は２に限らず最低１カ所有れば良（■しかし突起数が多
いほど柱状タングステン４が上方に抜けるのを防止する
効果は太き（ｌ第１図のような構成の配線構造は例えば
第３図（ａ）〜（ｄ）のようにして作成されも第３図（
ａ）では 絶縁膜２上に形成された配線材料の導電性膜
３上にＰをほとんど含有しないＳｉＯ２膜３１、Ｐを高
濃度に含有するＳｉＯ２膜３２、Ｐをほとんど含有しな
いＳｉＯ２膜３３、Ｐを高濃度に含有するＳｉＯ２膜３
４、Ｐをほとんど含有しない５１０２膜３５の順に例え
ばＣＶＤ法を用いて堆積すａ 各膜の膜厚は特に規定さ
れることはない力＜、 １０ｎｍから１１０００ｎ程
度が望ましｔ℃またＰを高濃度に含有するＳｉＯ２膜３
２，３４のＰ濃度としては１０”ｃｍ−”以上が望まし
しも またＰをほとんど含有しないＳｉＯ２膜３１，３
３．３５のＰ濃度としては１０”ｃｍ−’以下が望まし
ｌ、１゜次に第３図（ｂ）では 導電性膜３上の５ｉＣ
１２膜３１〜３５にフォトマスク法と異方性ドライエッ
チにより、導電性膜３の表面が露出するまでの穴３６を
形成する。穴３６の上部から見た形状ζ表正方形や長方
形が望ましくｔ その大きさは 形状が正方形の場合０
．２ミクロンからｌＯミクロン角程度が望まし賎 次＆へ 第３図（ｃ）でＣよ ふっ化水素酸や水等で希
釈したふつ化水素酸に浸す。このときＰを高濃度に含有
するＳｉＯ２膜３２．３４１−ＬＰをほとんど含有しな
いＳｉＯ２膜３１，３３．３５に比べぶつ化水素酸に対
する溶解速度が１．５倍から１０倍程度速いた取 穴３
６においてＰを高濃度に含有する５ｉＯｐ膜３２．３４
が速く溶解するためくぼみ３７が形成される。ＳｉＯ２
膜中のＰ濃度を選びまたぶつ化水素酸の濃度や希釈材を
選ぶことにより、ぶつ化水素酸に対する溶解速度を制御
することが可能でくぼみ３７の深さをかなり大きな範囲
で変えることができも 次に第３図（ｄ）でｊ；ＬＣＶＤ法により穴３６の中に
柱状タングステン４を埋め込ａ 柱状タングステン４を
埋め込むときには 選択的に穴３の中だけに形成しても
良いし基板全面に形成しても良（−このようにして埋め
込まれた柱状タングステン４は穴３６の中のＰを高濃度
に含有するＳ ｉ ０２膜３２．３４の部分のくぼみ３
７において基板１に対して水平方向に突起５を生じも
このようにして、水平方向に突起５を有した絶縁物に埋
め込まれた柱状タングステン配線構造が形成されるので
あも第４図に本発明を３次元回路素子に応用した場合の
素子の部分断面図の１例を゛示す。 １層目トランジス
タ４１の配線は導電性膜３で構成され ２層目トランジ
スタ４２の配線は導電性膜４３で構成され導電性膜３と
導電性膜４３は柱状タングステン４で結合されていも 発明の詳細 な説明したよう＆へ 本発明によれば タングステンが
水平方向に有する突起が絶縁物のくぼみにひっかかるこ
とにより、タングステン成長時の温度変化やその後の熱
処理によって、タングステンが上方に抜けることを防止
することができ、特に３次元回路素子のようにタングス
テンを形成した後９００℃前後高温熱処理が必要な半導
体素子においてはその実用的効果は太き（−
大図であも 同図において、基板１には例えばシリコン
基板を、絶縁物２には例えばＳｉＯ２膜を、導電性膜３
には例えばモリブデン、アルミ、タングステン、タング
ステンシリサイド、ポリＳｉ膜等を用いも 絶縁物２中
に１友 最下部を導電性膜３に接し水平方向に突起５を
有する柱状タングステン４が埋め込まれていも 第２図は柱状タングステン４の最下部が導電体として導
電性膜３の代わりに半導体基板６に接している場合であ
ム 第１図、第２図においては柱状タングステン４は２カ所
において水平方向に突起５を有しているカミこの突起数
は２に限らず最低１カ所有れば良（■しかし突起数が多
いほど柱状タングステン４が上方に抜けるのを防止する
効果は太き（ｌ第１図のような構成の配線構造は例えば
第３図（ａ）〜（ｄ）のようにして作成されも第３図（
ａ）では 絶縁膜２上に形成された配線材料の導電性膜
３上にＰをほとんど含有しないＳｉＯ２膜３１、Ｐを高
濃度に含有するＳｉＯ２膜３２、Ｐをほとんど含有しな
いＳｉＯ２膜３３、Ｐを高濃度に含有するＳｉＯ２膜３
４、Ｐをほとんど含有しない５１０２膜３５の順に例え
ばＣＶＤ法を用いて堆積すａ 各膜の膜厚は特に規定さ
れることはない力＜、 １０ｎｍから１１０００ｎ程
度が望ましｔ℃またＰを高濃度に含有するＳｉＯ２膜３
２，３４のＰ濃度としては１０”ｃｍ−”以上が望まし
しも またＰをほとんど含有しないＳｉＯ２膜３１，３
３．３５のＰ濃度としては１０”ｃｍ−’以下が望まし
ｌ、１゜次に第３図（ｂ）では 導電性膜３上の５ｉＣ
１２膜３１〜３５にフォトマスク法と異方性ドライエッ
チにより、導電性膜３の表面が露出するまでの穴３６を
形成する。穴３６の上部から見た形状ζ表正方形や長方
形が望ましくｔ その大きさは 形状が正方形の場合０
．２ミクロンからｌＯミクロン角程度が望まし賎 次＆へ 第３図（ｃ）でＣよ ふっ化水素酸や水等で希
釈したふつ化水素酸に浸す。このときＰを高濃度に含有
するＳｉＯ２膜３２．３４１−ＬＰをほとんど含有しな
いＳｉＯ２膜３１，３３．３５に比べぶつ化水素酸に対
する溶解速度が１．５倍から１０倍程度速いた取 穴３
６においてＰを高濃度に含有する５ｉＯｐ膜３２．３４
が速く溶解するためくぼみ３７が形成される。ＳｉＯ２
膜中のＰ濃度を選びまたぶつ化水素酸の濃度や希釈材を
選ぶことにより、ぶつ化水素酸に対する溶解速度を制御
することが可能でくぼみ３７の深さをかなり大きな範囲
で変えることができも 次に第３図（ｄ）でｊ；ＬＣＶＤ法により穴３６の中に
柱状タングステン４を埋め込ａ 柱状タングステン４を
埋め込むときには 選択的に穴３の中だけに形成しても
良いし基板全面に形成しても良（−このようにして埋め
込まれた柱状タングステン４は穴３６の中のＰを高濃度
に含有するＳ ｉ ０２膜３２．３４の部分のくぼみ３
７において基板１に対して水平方向に突起５を生じも
このようにして、水平方向に突起５を有した絶縁物に埋
め込まれた柱状タングステン配線構造が形成されるので
あも第４図に本発明を３次元回路素子に応用した場合の
素子の部分断面図の１例を゛示す。 １層目トランジス
タ４１の配線は導電性膜３で構成され ２層目トランジ
スタ４２の配線は導電性膜４３で構成され導電性膜３と
導電性膜４３は柱状タングステン４で結合されていも 発明の詳細 な説明したよう＆へ 本発明によれば タングステンが
水平方向に有する突起が絶縁物のくぼみにひっかかるこ
とにより、タングステン成長時の温度変化やその後の熱
処理によって、タングステンが上方に抜けることを防止
することができ、特に３次元回路素子のようにタングス
テンを形成した後９００℃前後高温熱処理が必要な半導
体素子においてはその実用的効果は太き（−
第１図は本発明の実施例に係る半導体装置の配線部分の
部分拡大断面図 第２図は本発明の実施例に係る半導体
装置の配線部分の部分拡大断面図第３図は本発明の実施
例に係る第１図に示す半導体装置を形成するための工程
断面図 第４図は本発明を３次元回路素子に応用した場
合の断面１第５図は従来の半導体装置の配線部分の部分
拡大断面図である。 １・・・基板、２・・・絶縁物 ３・・・導電性ｗＬ
４柱状タングステン、５・・・突起 ３１．３３．３５
−Ｐをほとんど含まないＳｉＯ２Ｋ ３２．３４・・
・Ｐを高濃度に含有する５ｉＯｅｌｆ！、３７・・・く
ぼも代理人の氏名 弁理士 粟野重孝 はか１名前 １
図 ４１主伏夕／クスヲン 第 ２ｒ！！Ｊ 第 図 〜 城 一プ 寸 ｒつ 第 図
部分拡大断面図 第２図は本発明の実施例に係る半導体
装置の配線部分の部分拡大断面図第３図は本発明の実施
例に係る第１図に示す半導体装置を形成するための工程
断面図 第４図は本発明を３次元回路素子に応用した場
合の断面１第５図は従来の半導体装置の配線部分の部分
拡大断面図である。 １・・・基板、２・・・絶縁物 ３・・・導電性ｗＬ
４柱状タングステン、５・・・突起 ３１．３３．３５
−Ｐをほとんど含まないＳｉＯ２Ｋ ３２．３４・・
・Ｐを高濃度に含有する５ｉＯｅｌｆ！、３７・・・く
ぼも代理人の氏名 弁理士 粟野重孝 はか１名前 １
図 ４１主伏夕／クスヲン 第 ２ｒ！！Ｊ 第 図 〜 城 一プ 寸 ｒつ 第 図
Claims (4)
- （１）絶縁物中に基板の主面に対して垂直方向に埋め込
まれ最上部と最下部を除いた部分に前記基板の主面に対
して水平方向に突起を有し、最下部において導電体に接
したタングステンにより形成される配線構造を有するこ
とを特徴とする半導体装置。 - （２）請求項１記載の導電体が導電性膜あるいは半導体
基板であることを特徴とする半導体装置。 - （３）導電体上にＰ（リン）を高濃度に含有するＳｉＯ
＿２膜を、Ｐをほとんど含有しないＳｉＯ＿２膜で挟ん
で形成する工程と、フォトマスク法と異方性ドライエッ
チにより、前記Ｐを高濃度に含有するＳｉＯ＿２膜およ
び前記Ｐをほとんど含有しないＳｉＯ＿２膜に前記導電
体表面が露出するように穴を形成する工程と、その後ふ
っ化水素酸や希釈したふっ化水素酸に浸し前記穴部にお
いて前記Ｐを高濃度に含有するＳｉＯ＿２の部分にくぼ
みを形成する工程と、ＣＶＤ法を用いて前記穴をタング
ステンにより埋め込んで配線を形成する工程とを備えた
半導体装置の製造方法。 - （４）請求項３記載の導電体が導電性膜あるいは半導体
基板であることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2196625A JPH0482222A (ja) | 1990-07-24 | 1990-07-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2196625A JPH0482222A (ja) | 1990-07-24 | 1990-07-24 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0482222A true JPH0482222A (ja) | 1992-03-16 |
Family
ID=16360874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2196625A Pending JPH0482222A (ja) | 1990-07-24 | 1990-07-24 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0482222A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007059796A (ja) * | 2005-08-26 | 2007-03-08 | Matsushita Electric Works Ltd | 貫通孔配線の製造方法 |
| JP2012506144A (ja) * | 2008-10-15 | 2012-03-08 | オー・アー・セー・マイクロテック・アクチボラゲット | ビア配線を作るための方法 |
| JP2016006857A (ja) * | 2014-05-30 | 2016-01-14 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法、並びに電子機器 |
-
1990
- 1990-07-24 JP JP2196625A patent/JPH0482222A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007059796A (ja) * | 2005-08-26 | 2007-03-08 | Matsushita Electric Works Ltd | 貫通孔配線の製造方法 |
| JP2012506144A (ja) * | 2008-10-15 | 2012-03-08 | オー・アー・セー・マイクロテック・アクチボラゲット | ビア配線を作るための方法 |
| US8742588B2 (en) | 2008-10-15 | 2014-06-03 | ÅAC Microtec AB | Method for making via interconnection |
| JP2016006857A (ja) * | 2014-05-30 | 2016-01-14 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法、並びに電子機器 |
| US10229906B2 (en) | 2014-05-30 | 2019-03-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including insulating film having opening portion and conductive film in the opening portion |
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