JPH01246639A - 比較エラー検出制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコンピュータシステムにおける演算処理装置の
２重化されたシステムの比較エラーの報告に関するもの
である。

〔従来の技術〕

従来の技術としてのシステムの信頼性をあげるための演
算処理装置の２重化システムにおいては、レジスタ及び
演算器を接続する内部バスの比較により演算結果の照合
を行なってエラーを検出していた。その内部バスの比較
の方法は、第４図に示すように、外部のＥＰＵ４１より
入力するデータと、内部バスレジスタ４２に格納されて
いる内部バス４３上のデータの各ビットの排他的論理和
の否定をゲート１９でとり、異なる値をもつビットのあ
る場合、ＡＮＤゲート２０を介してエラーレジスタ８に
報告していた。

〔発明が解決しようとする課題〕

上述した内部バスのデータの比較においては、システム
立上げ直後より常時比較しているので、演算処理装置内
部のレジスタおうち初期化がおこなわれていないものが
存在し、それが内部バスへ出力されている場合に、内部
バスパリティの比較エラーを検出してエラーレジスタに
報告してしまうという欠点があった。

〔課題を解決するための手段〕

本発明の内部バスパリティの比較検出制御回路は、内部
バスのデータパリティのみ比較するためのパリティ生成
回路と、外部の演算処理装置の内部バスデータのパリテ
ィを比較するパリティコンベア部と、エラー検出制御に
マイクロプログラム制御を行なう際のマイクロ命令を格
納するレジスタと、そのマイクロ命令を解読するデコー
ダと、その解読の結果、内部バスパリティの比較を開始
する命令であった時にその制御信号を生成するエラー検
出開始制御部と、その制御信号を基に内部バスパリティ
の比較エラー結果をエラーレジスタに報告する手段及び
エラーレジスタを有している。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。内部バ
ス４３上のデータは内部バスレジスタ１にセットされ、
その出力のパリティをパリティ生成部２により生成する
。同様にして、他方の演算処理装置で生成された内部バ
スパリティが外部端子１３より入力され、パリティコン
ベア部３で比較チェックされる。ここで、２重化システ
ムのエラーは、装置の片方で検出すればよいので、スレ
ーブ側が検出することにすると、第２図のパリティコン
ベア部の具体例で示すように、２重化システムのスレー
ブであることを示す信号Ｓ。

Ｓ′で対応するパリティのコンベアの結果であるＥＸＮ
ＯＲゲート１４の出力を、ＡＮＤゲート７をとおして制
御する。また、スレーブ側はマスター側へ比較データパ
リティを出力することがないので、出力ドライバ１２を
ディセーブルにする。

比較は常時性なわれているため、システム立上げ直後、
内部の初期化がおこなわれていない場合には、比較エラ
ーが起こってしまう。

本実施例においては、それを防ぐため、比較エラー検出
開始の制御に、マイクロプログラム制御をおこなってい
る。システム立上げ後、初期化マイクロブロウラムが起
動され、システム内部のレジスタの初期化が終了後、エ
ラー検出開始のマイクロ命令が第１図のレジスタ４に格
納され、マイクロ命令デコード部もで解読される。

次に、第３図に、エラー検出開始制御部とエラーレジス
タにセットされるまでの具体例を示す。

Ｆ／Ｆ−１７は、比較エラー検出開始の命令によって、
マイクロ命令デコード部５によって生成した信号を、そ
れ以降保持するためのもので、システムリセット時にク
リアされる。ＡＮＤゲート７はパリティコンベア部の出
力が１′である場合、エラーレジスタ１８に１′をセッ
トしてエラーを報告するが、その時、Ｆ／Ｆ　１７の出
力が０の場合、すなわちマイクロ命令のエラー検出開始
命令がきられていない場合には、エラー報告を無効とす
る。

〔発明の効果〕

以上説明したように本発明は、演算処理装置の２重化シ
ステムで内部状態を比較する際に、マイクロプログラム
とエラー検出開始制御回路を用いることで、内部状態の
初期化が終了した後、比較の開始を行ない正しくエラー
を検出する事ができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は内部
バスパリティコンベア部の具体例の回路図、第３図はマ
イクロ命令格納レジスタよりエラーレジスタまでの具体
例の回路図、第４図は従来の２重化システムの比較エラ
ー検出回路である。 １・・・内部バスレジスタ、２・・・パリティ生成部、
３・・・内部バスパリティコンベア部、４・・・マイク
ロ命令格納レジスタ、５・・・マイクロ命令デコード部
、６・・・比較エラー検出開始制御部、７・・・ＡＮ　
Ｄゲート、８・・・エラーレジスタ（１８・・・内部バ
スバリティ比較エラ一対応ビットのＤ−Ｆ／Ｆ）、９・
・・内部に接続するレジスタ群、１０・・・ＡＬＵ、１
２・・・出力ドライバ、１３・・・外部接続端子、１４
・・・ＥＸＮＯＲゲート、１５・・・ジャンプタグ（第
３図のＡＮＤゲート７の入力）、１６・・・ＯＲゲート
、１７・・・制御信号を保持するマスクリセット付り−
フリップフロップ、１９・・・ＥＸＮＯＲゲート、２０
・・・ＡＮＤゲート。

Claims (1)

【特許請求の範囲】
1. 　２台のデータ処理装置を設けて同時に同一の処理を実
   行せしめて動作チェックを行なうデータ処理装置におい
   て、前記データ処理装置の内部バス上のデータを格納す
   るレジスタと、そのパリティ生成部と該パリティ生成出
   力を他方のデータ処理装置の内部バスパリテイとの間で
   比較する内部バスパリティコンベア部と、マイクロ命令
   格納レジスタと、マイクロ命令デコード部と、デコード
   された命令が内部バスパリティ比較のエラー検出を有効
   とさせる命令である時に比較開始の制御信号を生成する
   手段と、その比較エラーの報告を制御する手段と、その
   エラー報告をうけるエラーレジスタとを含んで構成され
   る事を特徴とする比較エラー検出制御回路。