JPH01251156A - デュアルポートメモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、２つのプロセッサからアクセス可能なデュア
ルポートメモリ回路に関する。

し従来の技術］ 従来のデュアルポートメモリ回路は、１面のメモリ回路
と競合制御回路および競合制御回路の出力により制御さ
れる２組の双方向バッファ回路とから構成されていた。

第２図は、従来のデュアルポートメモリ回路の一構成例
である。

本従来例は、プロセッサ１，２と各プロセッサか１．２
接続されるシステムバス１１，１２とプロセッサ１．２
の双方からアクセス可能なメモリ回路２４と、プロセッ
サ１，２のアクセス競合時の制御を行うアクセス競合制
御回路２３と、アクセス競合制御回路２３により制御さ
れる双方向バッファ回路２１．２２とから構成される。

プロセッサ１のメモリ回路２４への書込み／読出し動作
は、システムバス１１を庁して双方向バッファ回路２１
か動作することにより行われる。

プロセッサ２のメモリ回路２４への書込み／′読出し動
作は、システムバス１２をｆＬシて双方向バッファ回路
２２か動作することにより行われる。

プロセッサ１．２か同時にメモリ回路２・１にアクセス
する場合は、双方向バッフγ回路２１または双方向バッ
フγ回路２２のどちらか一方のみか動作するように、ア
クセス競合制御回路２３から制御信号か送出される。

以１−９のような動作により、メモリ回！２４を介して
プロセッサ１とプロセッサ２の間でのデータ送受か可能
となる。

し解決すべき問題点」 ２つのプロセッサ１，２間のデータ送受をデュアルポー
トメモリ回路を介して行う場合、２つのプＬ７セツサの
アクセス競合によるデータ誤りを防ぐために待合わせを
行わなければならないのは、どちらか一方、あるいは双
方のプロセッサがデュアルポートメモリ回路に８込みを
行う場合である。

ところで、上述した従来のデュアルポートメモリ回路で
は、同時に行える動作は、プロセッサ１から書込み動作
、読出し動作、またはプロセッサ２からの再込み動作、
読出し動作の以上の４つのうちの１つたけとなっている
ので、本来待合わせが不要なはすの双方のプロセッサが
同時に読出し動作を行う場合にも待合わせとなってしま
うという欠点かあった。

そこで、本発明の目的とするところは、上述した従来の
問題点を解決し、２つのプロセッサからの読みだし動作
を同時に行う競合時には、待ち合わすを要さずに迅速に
実行することができるデュアルポートメモリを提供する
ことにある。

［問題点の解決手段］ 本発明のデュアルポート回路は、同一容量の２面のメモ
リ回路と、各プロセッサからの書込み動作は２面のメモ
リ回路の双方に行い、各プロセッサからの読出し動作は
、それぞれのプロセンサに対応させた１面のメモリ回路
から行うようにバッファ回路を制御するアクセス競合制
御回路を有して構成している。

［実施例」 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例である。

なお、同図において、第２図に示した部材と同一機能を
有する部材には、同一符号を付して、その詳細な説明を
省略する。

本実施例回路か従来構成と相違する点としては、まず、
プロセッサ１およびプロセッサ２の双方からアクセス可
能な２面のメモリ回路２４．３４を設けていることであ
る。この２面のメモリ回路２４．３４は、例えば記憶容
量が等しい同一のメモリとして構成されている。

そして、プ【７セツサ１のメモリ回路２４への書込みお
よび読出し動作を可能とするために、前記プロセッサ１
とメモリ回路２４とを接続する双方向バッファ回路４１
を設けている。さらに、プロセッサ１のメモリ回路３４
への書込み動作のみを可能とするために、プロセッサ１
とメモリ回路３４とを接続する片方向バッファ回ＩＩ？
１５１を設けている。

一方、プロセッサ２は、メモリ回路２４へは書込み動作
のみが可能で、このためにプロセッサ２とメモリ回路２
４とを接続する片方向バッファ回路４２か設けられてい
る。さらに、プロセッサ２のメモリ回＃Ｉ３４への書込
みおよび読出し動作を可能を可能とするために、前記プ
ロセッサ２とメモ二回路３４とを接続する双方向バッフ
ァ回路５２が設けられている。

また、上記各バッファ回ｇ４１，４２，５１゜５２を制
御するアクセス競合制御回路６０は、プロセッサ１，２
の一ト記各動作を可能とするために、対応するバッフγ
を動作制御するように構成されている。

次に、上記のように構成されたテユアルボートメモリ回
路の作用について説明する。

まず、プロセッサ１か書込み動作を行う時は、双方向バ
ッファ回ＩＩＰ１４１および片方向バッファ回路５１か
動作するようにアクセス競合制御回路６０か制御を行う
ことになる。そして、膚き込みデータは、システムバス
１１．双方向バッファ回路４１、片方向バッファ回路５
１を介して、メモリ回路２４とメモリ回＃ｔ３４との同
一アドレス−Ｌに、それぞれ同一のデータとして書込ま
れることになる。

また、プロセッサ２か書込み動作を行う時は、双方向バ
ッフγ回路５１および片方向バッファ回路４２が動作す
るようにアクセス競合制御回路６０が動作し、書き込み
データはシステムバス１２゜片方向バッファ４２．双方
向バッフγ５２を介して、メモリ回路２４とメモリ回路
３４との、同一アドレス」−にそれぞれ同一のデータと
じて−Ｊ込まれることになる。

一方、プロセッサ１が読出動作を行う時は、双方向バッ
ファ回路４１のみが動作するようにアクセス競合制御回
路６０か動作し、メモリ回路２４からデータを読出す。

また、プロセッサ２が読出し動作を行う時は、双方向バ
ッファ回路５２のみか動作するようにアクセス競合制御
回路６０か動作し、メモリ回路３４からデータを読出ず
。

したかって、プロセッサ１とプロセッサ２の読出し動作
は同時に行うことかでき、かつ書込み動作は、メモリ回
路２４．３４の双方に行っているので、データ送受の際
に誤りは発生しない。

なお、書き込み動作が競合する場合にのみ、前記アクセ
ス競合ｉ制御回＃Ｉ６０から制御信号か出力され、プロ
セッサ１またはプロセッサ２のいずれか一方か書き込み
動作を実行するように制御されることになる。

なお、本発明はト記実施例に限定されるものではなく、
本発明の要旨の範囲内で種々の変形実施か可能である。

「発明の効果」 以Ｅ説明したように、本発明はデュアルポートメモリ回
路として同一のメモリ回路を２面設ける構成とし、各プ
ロセッサからの書込み動作は２血のメモリ回路に同時に
行い、読出し動作は、各プロセッサに対応させた１面の
メモリ回路から行うことにより、読出し動作の競合時の
各プロセ・ンサの動作待合わせが不要になり、読出し動
作を迅速に実行できるという効果かある。

【図面の簡単な説明】

第１図は本発明を適用したデュアルポートメモリ回路の
一実施例のブロック回路図、 第２図は従来のデュアルポートメモリ回路のブロック回
路図である。 １．２：プロセッサ １１．１２ニジステムバス ４１．５２：双方向パンファ回路 ４２．５１；片方向バッファ回路 ２４．３４：メモリ回路 ２３：アクセス競合制御回路 代理人　　弁理士　渡　辺　喜　平 ＝　１　図 、　２　Ａ

Claims (1)

【特許請求の範囲】
1. （１）２つのプロセッサ間のデータ送受を行う双方のプ
   ロセッサからアクセス可能なデュアルポートメモリ回路
   において、 ２面のメモリ回路と、 各プロセッサと前記メモリ回路とを接続するバッファ回
   路と、 各プロセッサからの書込み動作は２面のメモリ回路に対
   して行い、各プロセッサの読出し動作は、それぞれのプ
   ロセッサに対応させた１面のメモリ回路から行うように
   、前記バッファ回路を動作させるアクセス競合制御回路
   とを有することを特徴とするデュアルポートメモリ回路
   。