JPH0125258B2 - - Google Patents
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- Publication number
- JPH0125258B2 JPH0125258B2 JP55101574A JP10157480A JPH0125258B2 JP H0125258 B2 JPH0125258 B2 JP H0125258B2 JP 55101574 A JP55101574 A JP 55101574A JP 10157480 A JP10157480 A JP 10157480A JP H0125258 B2 JPH0125258 B2 JP H0125258B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- shift register
- pattern
- frame
- frame pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0611—PN codes
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
本発明はフレームパターンの選定・変更が容易
で、同期回復時間の短いフレーム同期方式に関す
る。 デイジタルデータ通信を行なうデータ列中にフ
レームビツト列（フレームパターン）を分散して
または集中的に挿入して送信し、受信側において
フレームパターンを抽出し同期信号とすることは
原理的に知られている。受信側においてフレーム
パターンを抽出するとき、まずフレームパターン
と仮定したビツト列を取込み、正規のフレームパ
ターンであるか否かの判定をする。間違いと判定
したときは、他の位相において新たにビツト列を
取込んで判定を繰返す。フレームパターンと一致
すると判定したときは同期保護回路を動作させ、
完全に合つていると認められるまで判定動作を続
け、これを後方保護という。その後も他の同期保
護回路を動作させ、フレームパターン外れが起き
ているか否か監視するため、判定を続行し、これ
を前方保護という。フレームパターンと仮定した
ビツト列の判定方法として従来行なわれている方
法は、ビツト列を１フレーム分抜出し蓄積してお
き、別に設けたフレームパターン設定回路による
正規のパターンと１ビツトずつ順次に比較して行
くことである。この方法は真のフレームパターン
か否かを判定するまでに最低１フレームの周期を
必要とするため、フレームパターンの一致を見る
まで即ち同期回復に至るまでの時間が長くかかつ
てしまう欠点があつた。特にフレームパターンが
分散配置されている場合に１フレーム分蓄積する
までにも長時間を要する。しかもフレームパター
ンのビツト列を取込んだ位相が不適当であるため
正規のフレームパターンではあるがビツト配列順
序が異なつているのみである場合も、フレームパ
ターン不一致としている。そのためフレームパタ
ーンを形成するビツト数を少なくすることが時間
短縮に効果があると考えられるが、疑似同期状態
に陥る確率が多かつた。現在ではフレームパター
ンとしては成可く構成ビツト数を多く且つ複雑な
ものとした方が結果的に同期回復時間を早くでき
ることが判つている。この場合パターン発生器も
パターン比較回路もハードウエアが極めて大きく
なる欠点は避けることができなかつた。 本発明の目的は前述の欠点を改善し、簡易な構
成でフレームパターンの選定変更が容易にでき且
つ同期回復時間の短いフレームパターン同期方式
を提供することにある。 以下図面に示す本発明の実施例について説明す
る。第１図は送信側におけるフレームパターン挿
入装置を示す構成図であつて、１点鎖線内がラン
ダムパターン発生器RPGを示し、フレームパタ
ーン挿入回路FPIにおいて通信信号CSGにフレー
ムパターンを挿入し、送信出力SOTとして出力
している。ランダムパターン発生器RPGはｎビ
ツトのシフトレジスタSR（ｎはフレームパターン
を形成するビツト数Ｐより少ない値に選定する）、
ビツトパターン設定回路BPS、演算回路ARTと
しての排他的論理和回路XOR、デコーダDECと
で構成される。ビツトパターン設定回路BPSは
シフトレジスタSRにおける初期設定を行なうも
のである。今シフトレジスタSRを３ビツトとし、
各ビツトの状態を“110”となるようにビツトパ
ターン設定回路BPSを設定したとする。演算回
路XORでは、シフトレジスタSRの先頭ビツト
“１”と最後ビツト“０”について第１回の演算
をして“１”を得る。第１回演算結果の出力をフ
レームパターンの第１ビツト“１”とし、且つシ
フトレジスタSRの先頭ビツトに帰還してシフト
レジスタの状態を“111”と変化させる。先頭ビ
ツト“１”と最後ビツト“１”について第２回の
演算をして“０”を得、フレームパターンの第２
ビツト“０”とし、シフトレジスタSRの先頭レ
ジスタに帰還する。これら演算を続けて行ないそ
の結果を示すと第１表のようになる。
で、同期回復時間の短いフレーム同期方式に関す
る。 デイジタルデータ通信を行なうデータ列中にフ
レームビツト列（フレームパターン）を分散して
または集中的に挿入して送信し、受信側において
フレームパターンを抽出し同期信号とすることは
原理的に知られている。受信側においてフレーム
パターンを抽出するとき、まずフレームパターン
と仮定したビツト列を取込み、正規のフレームパ
ターンであるか否かの判定をする。間違いと判定
したときは、他の位相において新たにビツト列を
取込んで判定を繰返す。フレームパターンと一致
すると判定したときは同期保護回路を動作させ、
完全に合つていると認められるまで判定動作を続
け、これを後方保護という。その後も他の同期保
護回路を動作させ、フレームパターン外れが起き
ているか否か監視するため、判定を続行し、これ
を前方保護という。フレームパターンと仮定した
ビツト列の判定方法として従来行なわれている方
法は、ビツト列を１フレーム分抜出し蓄積してお
き、別に設けたフレームパターン設定回路による
正規のパターンと１ビツトずつ順次に比較して行
くことである。この方法は真のフレームパターン
か否かを判定するまでに最低１フレームの周期を
必要とするため、フレームパターンの一致を見る
まで即ち同期回復に至るまでの時間が長くかかつ
てしまう欠点があつた。特にフレームパターンが
分散配置されている場合に１フレーム分蓄積する
までにも長時間を要する。しかもフレームパター
ンのビツト列を取込んだ位相が不適当であるため
正規のフレームパターンではあるがビツト配列順
序が異なつているのみである場合も、フレームパ
ターン不一致としている。そのためフレームパタ
ーンを形成するビツト数を少なくすることが時間
短縮に効果があると考えられるが、疑似同期状態
に陥る確率が多かつた。現在ではフレームパター
ンとしては成可く構成ビツト数を多く且つ複雑な
ものとした方が結果的に同期回復時間を早くでき
ることが判つている。この場合パターン発生器も
パターン比較回路もハードウエアが極めて大きく
なる欠点は避けることができなかつた。 本発明の目的は前述の欠点を改善し、簡易な構
成でフレームパターンの選定変更が容易にでき且
つ同期回復時間の短いフレームパターン同期方式
を提供することにある。 以下図面に示す本発明の実施例について説明す
る。第１図は送信側におけるフレームパターン挿
入装置を示す構成図であつて、１点鎖線内がラン
ダムパターン発生器RPGを示し、フレームパタ
ーン挿入回路FPIにおいて通信信号CSGにフレー
ムパターンを挿入し、送信出力SOTとして出力
している。ランダムパターン発生器RPGはｎビ
ツトのシフトレジスタSR（ｎはフレームパターン
を形成するビツト数Ｐより少ない値に選定する）、
ビツトパターン設定回路BPS、演算回路ARTと
しての排他的論理和回路XOR、デコーダDECと
で構成される。ビツトパターン設定回路BPSは
シフトレジスタSRにおける初期設定を行なうも
のである。今シフトレジスタSRを３ビツトとし、
各ビツトの状態を“110”となるようにビツトパ
ターン設定回路BPSを設定したとする。演算回
路XORでは、シフトレジスタSRの先頭ビツト
“１”と最後ビツト“０”について第１回の演算
をして“１”を得る。第１回演算結果の出力をフ
レームパターンの第１ビツト“１”とし、且つシ
フトレジスタSRの先頭ビツトに帰還してシフト
レジスタの状態を“111”と変化させる。先頭ビ
ツト“１”と最後ビツト“１”について第２回の
演算をして“０”を得、フレームパターンの第２
ビツト“０”とし、シフトレジスタSRの先頭レ
ジスタに帰還する。これら演算を続けて行ないそ
の結果を示すと第１表のようになる。
【表】
第１表中の矢印は演算結果のビツトがシフトレ
ジスタSRの先頭ビツトに帰還されビツト配列が
変化することを示している。この例では３ビツト
のシフトレジスタを使用し、７回の演算を行なつ
て当初の状態に戻つている。即ちフレームパター
ンは演算回路ARTの出力信号をその都度取込ん
でいて、７ビツトの“1010011”という信号とな
る。したがつてフレームパターンが定まつたとき
それが得られるように、シフトレジスタのビツト
数と演算回路を適宜選定して当初のビツトパター
ンを設定してから動作させる。フレームパターン
のビツト数Ｐの最大値はシフトレジスタのビツト
数ｎとの関係が、排他的論理和回路XOR使用の
とき2n−１となる。（ｎ＜Ｐとなつている。）若し
フレームパターンのビツト数Ｐ回だけ演算回路が
動作しても当初のシフトレジスタの設定状態と一
致できない場合もあるから、演算回路が所定回数
動作したときのシフトレジスタSRの状態をデコ
ーダDECにおいて検出し、その出力信号により
シフトレジスタにリセツト信号RSを与え、シフ
トレジスタを当初の状態とすることができる。し
たがつてデコーダDECとリセツト信号帰還回路
を具備することはランダムパターン発生器RPG
の必須条件ではない。 次に第２図は受信側における同期回路の構成例
を示す。第２図において、FBSはフレームビツ
ト選択回路、PGはパターン発生器を示し、受信
信号列RVSから、フレームパターンを形成して
いると仮定したビツト数の信号を取り出し、パタ
ーン発生器PGのｎビツトシフトレジスタSRに入
力する。シフトレジスタSRの出力信号は選定し
た演算回路（第２図では排他的論理和回路XOR
１）により演算し、その結果と前述のフレームビ
ツト選択回路FBSの出力とを比較回路（第２図
では排他的論理和回路XOR２）により比較する。
今構成例として送信側と同様にシフトレジスタ
SRを３ビツトとし、フレームパターンと仮定し
た信号が“0100111”と入力した場合（正規パタ
ーンの先頭ビツトが最後になつている場合）シフ
トレジスタSRのビツト状態と比較回路XOR２の
出力とを示すと第２表のようになる。（なおSRの
状態はこの入力信号が入る直前には110になつて
いたと仮定する）。
ジスタSRの先頭ビツトに帰還されビツト配列が
変化することを示している。この例では３ビツト
のシフトレジスタを使用し、７回の演算を行なつ
て当初の状態に戻つている。即ちフレームパター
ンは演算回路ARTの出力信号をその都度取込ん
でいて、７ビツトの“1010011”という信号とな
る。したがつてフレームパターンが定まつたとき
それが得られるように、シフトレジスタのビツト
数と演算回路を適宜選定して当初のビツトパター
ンを設定してから動作させる。フレームパターン
のビツト数Ｐの最大値はシフトレジスタのビツト
数ｎとの関係が、排他的論理和回路XOR使用の
とき2n−１となる。（ｎ＜Ｐとなつている。）若し
フレームパターンのビツト数Ｐ回だけ演算回路が
動作しても当初のシフトレジスタの設定状態と一
致できない場合もあるから、演算回路が所定回数
動作したときのシフトレジスタSRの状態をデコ
ーダDECにおいて検出し、その出力信号により
シフトレジスタにリセツト信号RSを与え、シフ
トレジスタを当初の状態とすることができる。し
たがつてデコーダDECとリセツト信号帰還回路
を具備することはランダムパターン発生器RPG
の必須条件ではない。 次に第２図は受信側における同期回路の構成例
を示す。第２図において、FBSはフレームビツ
ト選択回路、PGはパターン発生器を示し、受信
信号列RVSから、フレームパターンを形成して
いると仮定したビツト数の信号を取り出し、パタ
ーン発生器PGのｎビツトシフトレジスタSRに入
力する。シフトレジスタSRの出力信号は選定し
た演算回路（第２図では排他的論理和回路XOR
１）により演算し、その結果と前述のフレームビ
ツト選択回路FBSの出力とを比較回路（第２図
では排他的論理和回路XOR２）により比較する。
今構成例として送信側と同様にシフトレジスタ
SRを３ビツトとし、フレームパターンと仮定し
た信号が“0100111”と入力した場合（正規パタ
ーンの先頭ビツトが最後になつている場合）シフ
トレジスタSRのビツト状態と比較回路XOR２の
出力とを示すと第２表のようになる。（なおSRの
状態はこの入力信号が入る直前には110になつて
いたと仮定する）。
【表】
この例では比較回路XOR２はフレームビツト
選択回路FBSの出力パターンの内最初の１ビツ
トを一致せずとしたが、次の６ビツトは一致とし
ているため、比較回路XOR２の出力の印加され
る同期保護回路SYPは受信したフレームパター
ンが正当であると判定する。比較回路XOR２の
出力が一致せずと“１”を続けているときは、フ
レームパターンが正当でないと判定し、フレーム
ビツト選択回路FBSに対し次の位相のビツト例
を取入れるように制御する。 このようにして本発明によるとランダムパター
ン発生回路のシフトレジスタについてビツト数を
フレームパターンビツト数より少なくて済むから
構成が小さく、また都合でフレームパターン自体
を変更するとき、ビツトパターン設定回路の初期
設定と演算回路の変更、または演算回路とシフト
レジスタの接続変更による程度で簡易に対応でき
る。次に受信側ではフレームパターンと仮定して
取込んだ信号列の全部について正当パターンか否
かを判定する必要がなく、例えば半分のビツトに
ついて同一判定となつたとき全体もそれと判断で
きるから簡易な装置を使用でき同期回復時間が短
くなる効果を有する。
選択回路FBSの出力パターンの内最初の１ビツ
トを一致せずとしたが、次の６ビツトは一致とし
ているため、比較回路XOR２の出力の印加され
る同期保護回路SYPは受信したフレームパター
ンが正当であると判定する。比較回路XOR２の
出力が一致せずと“１”を続けているときは、フ
レームパターンが正当でないと判定し、フレーム
ビツト選択回路FBSに対し次の位相のビツト例
を取入れるように制御する。 このようにして本発明によるとランダムパター
ン発生回路のシフトレジスタについてビツト数を
フレームパターンビツト数より少なくて済むから
構成が小さく、また都合でフレームパターン自体
を変更するとき、ビツトパターン設定回路の初期
設定と演算回路の変更、または演算回路とシフト
レジスタの接続変更による程度で簡易に対応でき
る。次に受信側ではフレームパターンと仮定して
取込んだ信号列の全部について正当パターンか否
かを判定する必要がなく、例えば半分のビツトに
ついて同一判定となつたとき全体もそれと判断で
きるから簡易な装置を使用でき同期回復時間が短
くなる効果を有する。
第１図は本発明の実施例として送信側における
ブロツク構成図を、第２図は同じく受信側におけ
るブロツク構成図を示す図である。 RPG……ランダムパターン発生器、PG……パ
ターン発生器、SR……シフトレジスタ、BPS…
…ビツトパターン設定回路、ART……演算回路、
DEC……デコーダ、XOR，XOR１，XOR２…
…排他的論理和回路、FP１……フレームパター
ン挿入回路、CGS……通信信号、SOT……送信
出力、SR……リセツト信号、RVS……受信信号
列、FBS……フレームビツト選択回路、SYP…
…同期保護回路。
ブロツク構成図を、第２図は同じく受信側におけ
るブロツク構成図を示す図である。 RPG……ランダムパターン発生器、PG……パ
ターン発生器、SR……シフトレジスタ、BPS…
…ビツトパターン設定回路、ART……演算回路、
DEC……デコーダ、XOR，XOR１，XOR２…
…排他的論理和回路、FP１……フレームパター
ン挿入回路、CGS……通信信号、SOT……送信
出力、SR……リセツト信号、RVS……受信信号
列、FBS……フレームビツト選択回路、SYP…
…同期保護回路。
Claims (1)
- 【特許請求の範囲】 １ デイジタルデータ通信の送信側においてフレ
ームパターンを形成するビツト信号を送信信号に
挿入して送信し、受信側において受信信号から前
記フレームパターンを抽出して同期信号とするフ
レーム同期方式において、 送信側においてフレームパターンビツト数より
少ないビツトで構成されるシフトレジスタと、該
シフトレジスタの初期設定を行うビツトパターン
設定回路と、該シフトレジスタの先頭ビツトと最
後ビツトを演算し、演算結果を１ビツト毎にフレ
ームパターンとして取り出すと共に、該演算結果
を該シフトレジスタの先頭ビツトに帰還する演算
回路とを主要素とするランダムパターン発生器に
より所定のフレームパターンを発生し、 受信側においては送信側ランダムパターン発生
器のシフトレジスタと段数の等しいシフトレジス
タを設け、該シフトレジスタの先頭ビツトと最後
ビツトとに送信側と等しい演算をし、演算結果を
１ビツト毎に取出すと共に、シフトレジスタの先
頭ビツトに対し受信信号列を入力させ、該演算結
果と受信信号列との照合をとることによりフレー
ムパターンを抽出すること を特徴とするフレーム同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10157480A JPS5726945A (en) | 1980-07-24 | 1980-07-24 | Frame synchronizing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10157480A JPS5726945A (en) | 1980-07-24 | 1980-07-24 | Frame synchronizing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5726945A JPS5726945A (en) | 1982-02-13 |
| JPH0125258B2 true JPH0125258B2 (ja) | 1989-05-17 |
Family
ID=14304162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10157480A Granted JPS5726945A (en) | 1980-07-24 | 1980-07-24 | Frame synchronizing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5726945A (ja) |
-
1980
- 1980-07-24 JP JP10157480A patent/JPS5726945A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5726945A (en) | 1982-02-13 |
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