JPH01257344A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01257344A JPH01257344A JP63086403A JP8640388A JPH01257344A JP H01257344 A JPH01257344 A JP H01257344A JP 63086403 A JP63086403 A JP 63086403A JP 8640388 A JP8640388 A JP 8640388A JP H01257344 A JPH01257344 A JP H01257344A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor integrated
- integrated circuit
- input
- code conversion
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000006243 chemical reaction Methods 0.000 claims abstract description 32
- 238000012360 testing method Methods 0.000 abstract description 14
- 239000000872 buffer Substances 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 239000000523 sample Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＬＳＩテスタの信号ピン数以上の入出力端子数
を有する半導体集積回路のテスト方法を考慮した半導体
集積回路に関する。
を有する半導体集積回路のテスト方法を考慮した半導体
集積回路に関する。
従来、ＬＳＩテスタの信号ピン数以上の入出力端子数を
有する半導体集積回路のテスト方法は、出力端子を２つ
のグループに分け、第１のグループを１回目のテストで
テストし、第２のグループを２回目のテストでテストす
る方法がとられてきた。
有する半導体集積回路のテスト方法は、出力端子を２つ
のグループに分け、第１のグループを１回目のテストで
テストし、第２のグループを２回目のテストでテストす
る方法がとられてきた。
上述した従来の半導体集積回路テスト方法には次の欠点
がある。
がある。
（イ）半導体集積回路の出力端子数（Ｉ１０端子も含む
）をｎ、ＬＳＩテスタの信号ピン数をｍとすると、入出
力端子数がｎ十ｍを超える半導体集積回路はテスト不可
能である。
）をｎ、ＬＳＩテスタの信号ピン数をｍとすると、入出
力端子数がｎ十ｍを超える半導体集積回路はテスト不可
能である。
（ロ）２回テストを行うためには２種類の測定用治具が
必要となる。また、セツティングの時間が２倍になり、
テストするのに要する時間が長くなる。
必要となる。また、セツティングの時間が２倍になり、
テストするのに要する時間が長くなる。
（ハ）ウェハープロービングテストを行う時には半導体
集積回路の入出力端子（ボンディングパット）に探針を
機械的に接触させてテストを行なうので、テストの回数
が増加すると探針で半導体集積回路を誤って破壊してし
まう恐れが多い。
集積回路の入出力端子（ボンディングパット）に探針を
機械的に接触させてテストを行なうので、テストの回数
が増加すると探針で半導体集積回路を誤って破壊してし
まう恐れが多い。
本発明の目的は、直列−並列符合変換回路または並列−
直列符合変換回路を含むことにより、半導体集積回路の
入出力データを時間的に直列に入出力し、ＬＳＩテスタ
の信号ビン数より多い入出力端子数を有する半導体集積
回路でも１回でテストする半導体集積回路を提供するこ
とにある。
直列符合変換回路を含むことにより、半導体集積回路の
入出力データを時間的に直列に入出力し、ＬＳＩテスタ
の信号ビン数より多い入出力端子数を有する半導体集積
回路でも１回でテストする半導体集積回路を提供するこ
とにある。
本発明の半導体集積回路は、第一の半導体集積回路と直
列−並列符合変換回路とを含む半導体集積回路において
、前記直列−並列符合変換回路の出力端子を前記第一の
半導体集積回路の入力端子に接続し、前記直列−並列符
合変換回路のデータ入力端子を前記半導体集積回路の入
力端子とし、または第一の半導体集積回路と並列−直列
符合変換回路とを含む半導体集積回路において、前記並
列−直列符合変換回路のデータ入力端子を前記第一の半
導体集積回路の出力端子に接続し、前記並列−直列符合
変換回路の出力端子を前記半導体集積回路の出力端子と
するようにして構成される。
列−並列符合変換回路とを含む半導体集積回路において
、前記直列−並列符合変換回路の出力端子を前記第一の
半導体集積回路の入力端子に接続し、前記直列−並列符
合変換回路のデータ入力端子を前記半導体集積回路の入
力端子とし、または第一の半導体集積回路と並列−直列
符合変換回路とを含む半導体集積回路において、前記並
列−直列符合変換回路のデータ入力端子を前記第一の半
導体集積回路の出力端子に接続し、前記並列−直列符合
変換回路の出力端子を前記半導体集積回路の出力端子と
するようにして構成される。
本発明について図面を参照して説明する。
第１図は本発明の第一の実施例を示すブロック図である
。同図において本発明の半導体集積回路はシフトレジス
タ１ａ〜１ｂと、トランファゲート２ａ〜２ｈと、半導
体集積回路３と、直列−並列符合変換回路４と、並列−
直列符合変換回路５と、半導体集積回路の入出力端子６
ａ〜６ｍと、出力バッファ７ａ〜７ｅと、入力バッファ
８ａ〜８ｈとを含む。
。同図において本発明の半導体集積回路はシフトレジス
タ１ａ〜１ｂと、トランファゲート２ａ〜２ｈと、半導
体集積回路３と、直列−並列符合変換回路４と、並列−
直列符合変換回路５と、半導体集積回路の入出力端子６
ａ〜６ｍと、出力バッファ７ａ〜７ｅと、入力バッファ
８ａ〜８ｈとを含む。
半導体集積回路３の入力端子６Ｊ、６に、６１．６ｍに
入力するデータを、直列−並列符合変換回路４のデータ
入力端子６ｇからシフトパルスを入力端子６ｈに加える
ことによって、シフトレジスタ１ｂに１ビツトずつ記憶
させる。入力端子６１を“Ｈ”レベルにすれば、トラン
スフアゲ−）２ａ、２ｂ、２ｃ、２ｄがオン、２ｅ、２
ｆ。
入力するデータを、直列−並列符合変換回路４のデータ
入力端子６ｇからシフトパルスを入力端子６ｈに加える
ことによって、シフトレジスタ１ｂに１ビツトずつ記憶
させる。入力端子６１を“Ｈ”レベルにすれば、トラン
スフアゲ−）２ａ、２ｂ、２ｃ、２ｄがオン、２ｅ、２
ｆ。
２ｇ、２ｈがオフとなり、シフトレジスタ１ｂのデータ
が半導体集積回路３に加えられる。
が半導体集積回路３に加えられる。
したがってシフトレジスタ１ｂのビット数をａとすると
、直列−並列符合変換回路４の入力端子６ｇ、６ｈに信
号を加えることにより、半導体集積回路３の入力端子ａ
本に入力信号を与えることができる。
、直列−並列符合変換回路４の入力端子６ｇ、６ｈに信
号を加えることにより、半導体集積回路３の入力端子ａ
本に入力信号を与えることができる。
一方、半導体集積回路３の出力端子６ａ、６ｂ、６ｃ、
６ｄの出力データをシフトレジスタ１ａに記憶させる。
６ｄの出力データをシフトレジスタ１ａに記憶させる。
そして入力端子６ｅにシフトパルスを入力することによ
り、シフトレジスタ１ａのデータすなわち半導体集積回
路３の出力端子６ａ、６ｂ、６ｃ、６ｄの出力データを
１ビツトずつ出力端子６ｆから出力させることができる
。
り、シフトレジスタ１ａのデータすなわち半導体集積回
路３の出力端子６ａ、６ｂ、６ｃ、６ｄの出力データを
１ビツトずつ出力端子６ｆから出力させることができる
。
出力側も入力側と同様に、シフトレジスタ１ａのビット
数をｂとすると、並列−直列符合変換回路５のシフトパ
ルス入力端子６ｅに信号を加えることにより、半導体集
積回路３の出力端子す本の出力を１ビツトずつ並列−直
列符合変換回路５の出力端子６ｆより出力することがで
きる。
数をｂとすると、並列−直列符合変換回路５のシフトパ
ルス入力端子６ｅに信号を加えることにより、半導体集
積回路３の出力端子す本の出力を１ビツトずつ並列−直
列符合変換回路５の出力端子６ｆより出力することがで
きる。
第２図は本発明の第二の実施例を示すブロック図である
。同図において９はＲＡＭ、１０は論理回路である。す
なわち同図はＲＡＭ内蔵の半導体集積回路の場合である
。並列−直列符合変換回路５ａのシフトパルス入力端子
６ｎに入力信号を加えることにより、ＲＡＭ９の出力を
出力端子６ｐに出力することができ、論理回路１０の動
作確認に役立つ。
。同図において９はＲＡＭ、１０は論理回路である。す
なわち同図はＲＡＭ内蔵の半導体集積回路の場合である
。並列−直列符合変換回路５ａのシフトパルス入力端子
６ｎに入力信号を加えることにより、ＲＡＭ９の出力を
出力端子６ｐに出力することができ、論理回路１０の動
作確認に役立つ。
〔発明の効果〕
以上説明したように本発明は、直列−並列符合変換回路
または並列−直列符合変換回路を用いることにより、半
導体集積回路の入出力データを時間的に直列に入出力す
ることができるので、ＬＳＩテスタの信号ビン数よりも
多い入出力端子数を有する半導体集積回路でも１回のテ
ストでテストできる効果がある。
または並列−直列符合変換回路を用いることにより、半
導体集積回路の入出力データを時間的に直列に入出力す
ることができるので、ＬＳＩテスタの信号ビン数よりも
多い入出力端子数を有する半導体集積回路でも１回のテ
ストでテストできる効果がある。
第１図は本発明の第一の実施例を示すブロック図、第２
図は第二の実施例を示すブロック図である。 ３・・・半導体集積回路、４・・・直列−並列符合変換
回路、５・・・並列−直列符合変換回路、６ａ〜６ｍ・
・・入出力端子。
図は第二の実施例を示すブロック図である。 ３・・・半導体集積回路、４・・・直列−並列符合変換
回路、５・・・並列−直列符合変換回路、６ａ〜６ｍ・
・・入出力端子。
Claims (2)
- （１）第一の半導体集積回路と直列−並列符合変換回路
とを含む半導体集積回路において、前記直列−並列符合
変換回路の出力端子を前記第一の半導体集積回路の入力
端子に接続し、前記直列−並列符合変換回路のデータ入
力端子を前記半導体集積回路の入力端子とすることを特
徴とする半導体集積回路。 - （２）第一の半導体集積回路と並列−直列符合変換回路
とを含む半導体集積回路において、前記並列−直列符合
変換回路のデータ入力端子を前記第一の半導体集積回路
の出力端子に接続し、前記並列−直列符合変換回路の出
力端子を前記半導体集積回路の出力端子とすることを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086403A JPH01257344A (ja) | 1988-04-07 | 1988-04-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086403A JPH01257344A (ja) | 1988-04-07 | 1988-04-07 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01257344A true JPH01257344A (ja) | 1989-10-13 |
Family
ID=13885900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63086403A Pending JPH01257344A (ja) | 1988-04-07 | 1988-04-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01257344A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6018780A (ja) * | 1983-07-13 | 1985-01-30 | Hitachi Ltd | 検査装置 |
| JPS6314445A (ja) * | 1986-07-04 | 1988-01-21 | Nec Corp | 集積回路 |
-
1988
- 1988-04-07 JP JP63086403A patent/JPH01257344A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6018780A (ja) * | 1983-07-13 | 1985-01-30 | Hitachi Ltd | 検査装置 |
| JPS6314445A (ja) * | 1986-07-04 | 1988-01-21 | Nec Corp | 集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4298980A (en) | LSI Circuitry conforming to level sensitive scan design (LSSD) rules and method of testing same | |
| US4914379A (en) | Semiconductor integrated circuit and method of testing same | |
| US5068604A (en) | Method of and device for testing multiple power supply connections of an integrated circuit on a printed circuit board | |
| EP0148403B1 (en) | Linear feedback shift register | |
| JPS5844521A (ja) | 集積回路実装構造体 | |
| JPH02268281A (ja) | 多数ピン集積回路の試験方法及び試験装置 | |
| JPS5965360A (ja) | マイクロプロセツサ−システムのテスト方法および装置 | |
| JPH05264667A (ja) | テスト回路 | |
| JPH01257344A (ja) | 半導体集積回路 | |
| JP2864880B2 (ja) | 半導体メモリｉｃ試験装置 | |
| JPS62133371A (ja) | 半導体装置 | |
| KR100224776B1 (ko) | 웨이퍼 번-인 시험 방법 | |
| KR100496793B1 (ko) | 직렬테스트패턴회로 | |
| JP2000338188A (ja) | 半導体集積回路の試験回路 | |
| JP3001017B2 (ja) | Ｉｃ試験装置 | |
| JPH06152412A (ja) | 半導体集積回路装置 | |
| JPS62199048A (ja) | 試験回路付大規模集積回路 | |
| JPH026772A (ja) | 集積回路 | |
| JPH0640122B2 (ja) | 半導体集積回路 | |
| JPS6039186B2 (ja) | 半導体素子 | |
| JPH09145791A (ja) | 半導体装置及びそのテスト方法 | |
| JPH04337486A (ja) | 半導体集積回路装置及び回路ブロックのテスト方法 | |
| JPH04361179A (ja) | 半導体集積回路装置 | |
| JPS6417460A (en) | Semiconductor logic integrated circuit device | |
| JPS63159773A (ja) | 高集積回路試験方式 |