JPS582071A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS582071A JPS582071A JP56100303A JP10030381A JPS582071A JP S582071 A JPS582071 A JP S582071A JP 56100303 A JP56100303 A JP 56100303A JP 10030381 A JP10030381 A JP 10030381A JP S582071 A JPS582071 A JP S582071A
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- Japan
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- semiconductor device
- manufacturing
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/8314—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having gate insulating layers with different properties
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/83125—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having shared source or drain regions
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＭｌＳ形トランジスタ又Ｉｌｉ、、ｌＳ形キ
ャパシタ等のＭＩＳ形半導体装置の製造方法に“Ｑ：ｓ
″：、： ：’Ｏ＋、−ｒ＊ｔｔｉｗｔ＊−ｔ−ｂａａ
。７□８形トランジスタを同−半欅体基板上に形成する
場合、レジストをマスクとしてイオン注入法により不純
物拡散を行い、各トランジスタのチャンネル領域の不純
物磯度を変え、しきい値電圧を異ならせている。しかし
、この方法はレジスフバク−ユング用マスクを必要とす
る他、製造工程が複雑とまた、同一半導体基板上に異な
る容量値を有する複数のキャパシタを形成する場合、電
極間絶縁膜の厚さを変えることにより答讐値を異ならせ
ている。しかし、この方法は２５（ｂ以下の薄い絶縁膜
を複数棟類も制御性良く、得る（亡は困難である他、選
択的に絶縁膜を成膜または除去するためのマスクを必要
とし製造工程が複雑となる欠点かある。
ャパシタ等のＭＩＳ形半導体装置の製造方法に“Ｑ：ｓ
″：、： ：’Ｏ＋、−ｒ＊ｔｔｉｗｔ＊−ｔ−ｂａａ
。７□８形トランジスタを同−半欅体基板上に形成する
場合、レジストをマスクとしてイオン注入法により不純
物拡散を行い、各トランジスタのチャンネル領域の不純
物磯度を変え、しきい値電圧を異ならせている。しかし
、この方法はレジスフバク−ユング用マスクを必要とす
る他、製造工程が複雑とまた、同一半導体基板上に異な
る容量値を有する複数のキャパシタを形成する場合、電
極間絶縁膜の厚さを変えることにより答讐値を異ならせ
ている。しかし、この方法は２５（ｂ以下の薄い絶縁膜
を複数棟類も制御性良く、得る（亡は困難である他、選
択的に絶縁膜を成膜または除去するためのマスクを必要
とし製造工程が複雑となる欠点かある。
この発明は簡単な製造工程により複数の異なるしきい値
電圧または容量値を有するＭＩＳ形半導体装置を同一半
導体基板上に形成することを目的とするものである。
電圧または容量値を有するＭＩＳ形半導体装置を同一半
導体基板上に形成することを目的とするものである。
以下、図に示す実施例について説明する。
図（４）〜（至）は本発明によるＭ工ＳデＩ（イスの一
例に索子間分離用の選択酸化膜（２）を形成した後、全
表面にシリコン窒化膜（３）を形成する。シリコン窒化
膜（３）は、熱窒化法或いはブラズ啼窒化法によりシリ
コン主面全面に形成された後回（Ｂ）の（４）に示すよ
うにノリーユングされる。或いは活性または不活性の窒
素ガス雰囲気中において、電子ビーム、レーザービーム
等を局部的に照射し、直接選択的にシリコン窒化膜（４
）を形成しても良い。電子ビー □ムを用いる場合
、窒素ガス雰囲気は、電子の平均自由行程から１０−’
＝、、１０−’ｔ ＯＶｒ径程度真空度妙フ′望ましい
。次に図（Ｃ）に示すようにシリコン窒化膜（４）をマ
スクとして、セルファライン的にシリコン酸化膜（５）
を形成する。形成方法としては、シリコン窒イヒ膜（４
）を形成する前に熱酸化法或いはプラズマ酸化法により
非選択的にシリコン酸化膜（５）を形成してから不要部
分を除去することにより形成しても良いし、活性または
不活性な酸素ガス雰囲蝋中に於て、電子ビームまたはレ
ーザービームを局所的に照射して選択的に形成しても良
い。次に図（ロ）に示すようにＭ工Ｓトランジスタを形
成するためのゲート電極（６）をシリコン窒化膜（４）
及びシリコン酸化膜（５）上に形成し、ひき続きｎ士不
純物を拡散してソース・ドレイン領域（７）を形成する
。次に図（Ｋ）に示すように層間絶縁膜（８）を形成し
、これに電極穴を明けて電極（９）を形成する。このよ
うにしてしきい値電圧が異なる２つのＭｌＳ形トランジ
スタがシリコン基板（１）上に形成される。
例に索子間分離用の選択酸化膜（２）を形成した後、全
表面にシリコン窒化膜（３）を形成する。シリコン窒化
膜（３）は、熱窒化法或いはブラズ啼窒化法によりシリ
コン主面全面に形成された後回（Ｂ）の（４）に示すよ
うにノリーユングされる。或いは活性または不活性の窒
素ガス雰囲気中において、電子ビーム、レーザービーム
等を局部的に照射し、直接選択的にシリコン窒化膜（４
）を形成しても良い。電子ビー □ムを用いる場合
、窒素ガス雰囲気は、電子の平均自由行程から１０−’
＝、、１０−’ｔ ＯＶｒ径程度真空度妙フ′望ましい
。次に図（Ｃ）に示すようにシリコン窒化膜（４）をマ
スクとして、セルファライン的にシリコン酸化膜（５）
を形成する。形成方法としては、シリコン窒イヒ膜（４
）を形成する前に熱酸化法或いはプラズマ酸化法により
非選択的にシリコン酸化膜（５）を形成してから不要部
分を除去することにより形成しても良いし、活性または
不活性な酸素ガス雰囲蝋中に於て、電子ビームまたはレ
ーザービームを局所的に照射して選択的に形成しても良
い。次に図（ロ）に示すようにＭ工Ｓトランジスタを形
成するためのゲート電極（６）をシリコン窒化膜（４）
及びシリコン酸化膜（５）上に形成し、ひき続きｎ士不
純物を拡散してソース・ドレイン領域（７）を形成する
。次に図（Ｋ）に示すように層間絶縁膜（８）を形成し
、これに電極穴を明けて電極（９）を形成する。このよ
うにしてしきい値電圧が異なる２つのＭｌＳ形トランジ
スタがシリコン基板（１）上に形成される。
尚、図（Ｃ）に於て絶縁膜（４） （５）上に電極（６
）を形成するだけで容量値が異なる２つのＭＩＳ形キャ
／！シタをシリコン基板（１）上に得ることができる。
）を形成するだけで容量値が異なる２つのＭＩＳ形キャ
／！シタをシリコン基板（１）上に得ることができる。
以上のようにこの発明は半擾体基板の主表面の第１領域
上に第１の絶縁膜を形成し、上記主我兜の＠１領域を除
く第２領域上に上記第１の絶縁膜（５） とは付値が異なゐ第２の絶縁膜を形成するようにしたの
で、異なるしない値１８Ｅまたは容量値を有するＭＩＳ
型半導体装置を容易に得ることができる０ また、絶縁膜として誘電率の高い材質を選ぶことにより
、膜厚の薄膜化に強制されることなく異なる高い容量値
をもりたキャパシタを相変良く広範囲（得ることができ
る−０ また、絶縁膜としてシリコン県轟膜とシリコン酸化膜を
用い前者をマスクとして後者を形成することにより特別
のマスクを用いることなくセルファライン的に容易にシ
リコン酸化膜を形成することができる。
上に第１の絶縁膜を形成し、上記主我兜の＠１領域を除
く第２領域上に上記第１の絶縁膜（５） とは付値が異なゐ第２の絶縁膜を形成するようにしたの
で、異なるしない値１８Ｅまたは容量値を有するＭＩＳ
型半導体装置を容易に得ることができる０ また、絶縁膜として誘電率の高い材質を選ぶことにより
、膜厚の薄膜化に強制されることなく異なる高い容量値
をもりたキャパシタを相変良く広範囲（得ることができ
る−０ また、絶縁膜としてシリコン県轟膜とシリコン酸化膜を
用い前者をマスクとして後者を形成することにより特別
のマスクを用いることなくセルファライン的に容易にシ
リコン酸化膜を形成することができる。
図（４）〜（乃はと−の発明の一実施例になるＭＩＳ形
トランジスタの製造工程を示す断面図である。 （１）はシリコン基板、（４） Ｉｒｉシリコン窒化膜
、（５）はシリコン酸化膜、（６）は電極を示す。 代 理 人 葛 野 信 −（６）ｓ９８
トランジスタの製造工程を示す断面図である。 （１）はシリコン基板、（４） Ｉｒｉシリコン窒化膜
、（５）はシリコン酸化膜、（６）は電極を示す。 代 理 人 葛 野 信 −（６）ｓ９８
Claims (8)
- （１）半導体基板の主表面の第１領域上に第１の絶縁膜
を形成し、上記主表面の第１領域を除く第２領域上に上
記絶縁膜とけ異なる材質からなる第２の絶縁膜を形成し
、上記第１及び第２の絶縁膜上に各々電極を形成するこ
とを特徴とする半導体装置の製造方法。 - （２）第１の絶縁膜がシリコン酸化膜であり、第２の絶
縁膜がシリコン窒化膜であることを特徴とする特許請求
の範囲第１項記載の半導体装置の製造方法。 - （３）第２の絶縁膜を形成した後、粛、２の絶縁膜をマ
スクとして第１の絶縁膜を形成することを特徴とする特
許請求の範囲第２項記載の半導体装置の製造方法。 - （４）第２の絶縁膜は一旦主表面の全面上に形成された
後、第２領域上の部分が残留されることにより形成され
ることを特徴とする特許請求の範囲第３項記載の半導体
装置の製造方法つ - （５）第２の絶縁膜は窒東ガス雰囲気中に於て第２領域
に電子ビームまたはレーザービームを局部的に照射して
第２領域上に選択的に形成されることを特徴とする特許
請求の範囲第３項記載の半導体装置の製造方法。 - （６）第１の絶縁膜は一旦主表面の全面上に形成された
後、第１領域上の部分が残留されることにより形成され
ることを特徴とする特許請求の範囲第２項記載の半導体
装置の製造方法。 - （７）第１の絶縁膜は酸素ガス雰囲気中に於て第１領域
、に電子ビームまたはレーザービームを局部的に照射し
て第１領域上に選択的に形成されることを特徴とする特
許請求の範囲第２項記載の半導体装置の製造方法。 - （８）第１及び第２の絶縁膜かつＭＩＳ形トランジスタ
ノケート絶縁膜或いはＭＩＳ形キャパシタの電極間絶縁
膜である特許請求の範囲第１〜７項の何れかに記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100303A JPS582071A (ja) | 1981-06-25 | 1981-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100303A JPS582071A (ja) | 1981-06-25 | 1981-06-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS582071A true JPS582071A (ja) | 1983-01-07 |
Family
ID=14270396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56100303A Pending JPS582071A (ja) | 1981-06-25 | 1981-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS582071A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01257366A (ja) * | 1988-04-07 | 1989-10-13 | Toshiba Corp | 半導体装置の製造方法 |
| JPH04208570A (ja) * | 1990-11-30 | 1992-07-30 | Nec Corp | 半導体装置の製造方法 |
| WO2004021440A1 (en) * | 2002-09-02 | 2004-03-11 | Advanced Micro Devices, Inc. | Semiconductor device including a field effect transistor and a passive capacitor having reduced leakage current and an improved capacitance per unit area |
| US6821840B2 (en) | 2002-09-02 | 2004-11-23 | Advanced Micro Devices, Inc. | Semiconductor device including a field effect transistor and a passive capacitor having reduced leakage current and an improved capacitance per unit area |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52129383A (en) * | 1976-04-23 | 1977-10-29 | Hitachi Ltd | Mis semicnductor integrated circuit device |
-
1981
- 1981-06-25 JP JP56100303A patent/JPS582071A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52129383A (en) * | 1976-04-23 | 1977-10-29 | Hitachi Ltd | Mis semicnductor integrated circuit device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01257366A (ja) * | 1988-04-07 | 1989-10-13 | Toshiba Corp | 半導体装置の製造方法 |
| JPH04208570A (ja) * | 1990-11-30 | 1992-07-30 | Nec Corp | 半導体装置の製造方法 |
| WO2004021440A1 (en) * | 2002-09-02 | 2004-03-11 | Advanced Micro Devices, Inc. | Semiconductor device including a field effect transistor and a passive capacitor having reduced leakage current and an improved capacitance per unit area |
| US6821840B2 (en) | 2002-09-02 | 2004-11-23 | Advanced Micro Devices, Inc. | Semiconductor device including a field effect transistor and a passive capacitor having reduced leakage current and an improved capacitance per unit area |
| CN1299362C (zh) * | 2002-09-02 | 2007-02-07 | 先进微装置公司 | 包含场效应晶体管以及减少漏电流与提高单位面积电容量的被动电容器的半导体装置 |
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