JPH01259627A - アナログ／デジタル変換装置 - Google Patents
アナログ／デジタル変換装置Info
- Publication number
- JPH01259627A JPH01259627A JP8711188A JP8711188A JPH01259627A JP H01259627 A JPH01259627 A JP H01259627A JP 8711188 A JP8711188 A JP 8711188A JP 8711188 A JP8711188 A JP 8711188A JP H01259627 A JPH01259627 A JP H01259627A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 38
- 230000002708 enhancing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 240000000662 Anethum graveolens Species 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アナログ／デジタル変換装置に関するもので
あり、特に高分解能でアナログ電圧をデジタル値へ変換
するアナログ／デジタル変換装置に関するものである。
あり、特に高分解能でアナログ電圧をデジタル値へ変換
するアナログ／デジタル変換装置に関するものである。
分解能Ｎ （Ｎは正の整数）ビットの並列型アナログ／
デジタル（Ａ／Ｄ）変換器と、入力信号から並列型Ａ／
Ｄ変換器の変換結果よりｌ ＬＳＢ小さい値を差し引い
た値を２Ｎ−１倍する演算手段とを有し、入力信号を変
換した結果と演算結果を再び並列型Ａ／Ｄ変換器で変換
した結果とを加算して出力するＡ／Ｄ変換器の変換原理
については、本出願人の先の出願（特願昭５９−７９５
０４号）に開示されている。
デジタル（Ａ／Ｄ）変換器と、入力信号から並列型Ａ／
Ｄ変換器の変換結果よりｌ ＬＳＢ小さい値を差し引い
た値を２Ｎ−１倍する演算手段とを有し、入力信号を変
換した結果と演算結果を再び並列型Ａ／Ｄ変換器で変換
した結果とを加算して出力するＡ／Ｄ変換器の変換原理
については、本出願人の先の出願（特願昭５９−７９５
０４号）に開示されている。
この変換原理によるものでは、Ａ／Ｄ変換にあたり、分
解能の向上を図ることができる。その概要は、次の通り
である。
解能の向上を図ることができる。その概要は、次の通り
である。
すなわち、かかるＡ／Ｄ変換器では、初回の入力信号の
並列型Ａ ／’ Ｄ変換で上位ビットＤｏを求め、入力
信号からり。よりＩ ＬＳＢ小さい値を差し引いた値を
２Ｎ−１倍した演算結果を並列型Ａ／Ｄ変換器の入力と
して並列型Ａ／Ｄ変換して得られた下位ビットＤ、とを
加算して出力コードを得る。２回目の並列型Ａ／Ｄ変換
器への入力から、２回目の変換結果よりＩ ＬＳＢ小さ
い値を差し引き、それを２ Ｎ−１倍するという初回と
同様の演算を行った結果を、さらに並列型Ａ／Ｄ変換器
で変換してその結果を加算すれば、Ａ／Ｄ変換器の分解
能を上げることができる。同様な事を繰り返し、初回の
並列型Ａ／Ｄ変換を行い、各回の変換で得られた初回の
Ｎビット・コードを加算することで＋ＭＮ−（Ｍ−１）
） ビットの出力コードが得られる。これは、１回の変
換結果と次の下位ビットの変換結果とが１ビツトオーバ
ーラツプしているためである。したがって、最終的な出
力コードを得るためには上位ビットと下位ビットをｌビ
ットオーバーランプさせて加算するための手段が必要と
なる。
並列型Ａ ／’ Ｄ変換で上位ビットＤｏを求め、入力
信号からり。よりＩ ＬＳＢ小さい値を差し引いた値を
２Ｎ−１倍した演算結果を並列型Ａ／Ｄ変換器の入力と
して並列型Ａ／Ｄ変換して得られた下位ビットＤ、とを
加算して出力コードを得る。２回目の並列型Ａ／Ｄ変換
器への入力から、２回目の変換結果よりＩ ＬＳＢ小さ
い値を差し引き、それを２ Ｎ−１倍するという初回と
同様の演算を行った結果を、さらに並列型Ａ／Ｄ変換器
で変換してその結果を加算すれば、Ａ／Ｄ変換器の分解
能を上げることができる。同様な事を繰り返し、初回の
並列型Ａ／Ｄ変換を行い、各回の変換で得られた初回の
Ｎビット・コードを加算することで＋ＭＮ−（Ｍ−１）
） ビットの出力コードが得られる。これは、１回の変
換結果と次の下位ビットの変換結果とが１ビツトオーバ
ーラツプしているためである。したがって、最終的な出
力コードを得るためには上位ビットと下位ビットをｌビ
ットオーバーランプさせて加算するための手段が必要と
なる。
前掲の先の出願では、その加算手段については具体的に
触れられていないが、かかる加算手段として、従来の一
般的な技術では、第４図のような構成の加算手段が類推
できる。
触れられていないが、かかる加算手段として、従来の一
般的な技術では、第４図のような構成の加算手段が類推
できる。
第４図において、参照符号Ａ、〜Ａ、−２ば加算器を示
し、図示の場合は、具体的には、加算器として４個を超
える加算器を使用する。
し、図示の場合は、具体的には、加算器として４個を超
える加算器を使用する。
（Ｍ−１）番目の加算器では前段の加算結果（（Ｍ−１
）Ｎ−（Ｍ−２）） ビット・コードとＭ回目の変換
結果Ｎビットとをｌビットオーバーラツプさせて加算し
て（ＭＮ−（Ｍ−１＞）ビットの加算結果を得る。
）Ｎ−（Ｍ−２）） ビット・コードとＭ回目の変換
結果Ｎビットとをｌビットオーバーラツプさせて加算し
て（ＭＮ−（Ｍ−１＞）ビットの加算結果を得る。
ところが、このような構成のものにあっては、分解能を
高める上で、次のような難点がある。
高める上で、次のような難点がある。
すなわち、初回のＮビット並列型Ａ／Ｄ変換を行った結
果を加算して最終的な出力コードを得るだめの加算手段
として、（Ｍ−１）個の加算器を用いるものであるから
、分解能を上げるため前述した処理回数、すなわちＭを
大きくすれば、それに比例して使用加算器の個数も増え
る。
果を加算して最終的な出力コードを得るだめの加算手段
として、（Ｍ−１）個の加算器を用いるものであるから
、分解能を上げるため前述した処理回数、すなわちＭを
大きくすれば、それに比例して使用加算器の個数も増え
る。
例えば、Ｍ＝２の場合には、２回の出力を加算する加算
器１個で構成できるが、分解能をより向上させるためＭ
を増加させると、それに必要な加算器の数も増加し、（
Ｍ−１）個の加算器が必要となる。
器１個で構成できるが、分解能をより向上させるためＭ
を増加させると、それに必要な加算器の数も増加し、（
Ｍ−１）個の加算器が必要となる。
このように、第４図のような考え方に立脚するものでは
、Ｍが増加すると共に加算器の数が増大し、それにつれ
てＡ／Ｄ変換器自体の大きさ、消費電力等が増加すると
いう問題が生じる。
、Ｍが増加すると共に加算器の数が増大し、それにつれ
てＡ／Ｄ変換器自体の大きさ、消費電力等が増加すると
いう問題が生じる。
本発明の目的は、分解能を高めるときでも、構成の複雑
化を招くことなくこれを可能にすることのできるアナロ
グ／デジタル変換装置を提供することにある。
化を招くことなくこれを可能にすることのできるアナロ
グ／デジタル変換装置を提供することにある。
本発明のアナログ／デジタル変換器は、分解能Ｎ （Ｎ
は正の整数）の並列型アナログ／デジタル変換器と、 並列型アナログ／デジタル変換器への入力信号から、並
列型アナログ／デジタル変換器の入力信号の変換結果よ
りＩ ＬＳＢ小さい値に相当するアナログ信号を差し引
き、それを２Ｎ−１倍する演算手段と、 前記入力信号の変換結果と、前記演算手段の演算の結果
を前記並列型アナログ／デジタル変換器の入力として変
換した結果とを加算し、出力する加算手段とを備えるア
ナログ／デジタル変換Ｗａ Ｗであって、 前記加算手段は、加算器と、その加算器の加算結果を書
き込むレジスタとを備えており、前記加算器の一方の入
力に前記並列型アナログ／デジタル変換器の出力を加え
、加算器の他方の入力には、前記レジスタの内容を、（
Ｎ−１）ビットシフトした状態で供給することを特徴と
している。
は正の整数）の並列型アナログ／デジタル変換器と、 並列型アナログ／デジタル変換器への入力信号から、並
列型アナログ／デジタル変換器の入力信号の変換結果よ
りＩ ＬＳＢ小さい値に相当するアナログ信号を差し引
き、それを２Ｎ−１倍する演算手段と、 前記入力信号の変換結果と、前記演算手段の演算の結果
を前記並列型アナログ／デジタル変換器の入力として変
換した結果とを加算し、出力する加算手段とを備えるア
ナログ／デジタル変換Ｗａ Ｗであって、 前記加算手段は、加算器と、その加算器の加算結果を書
き込むレジスタとを備えており、前記加算器の一方の入
力に前記並列型アナログ／デジタル変換器の出力を加え
、加算器の他方の入力には、前記レジスタの内容を、（
Ｎ−１）ビットシフトした状態で供給することを特徴と
している。
本発明では、加算手段は、分解能を上げる場合でも、加
算器については、１回で足り、加算器とレジスタを１個
ずつ設けるだけで加算手段を構成できる。使用加算器の
減少は、小型化、低消費電力化、高集積化に効果があり
、また構成要素の低減は信頼性を高めるのにも役立つ。
算器については、１回で足り、加算器とレジスタを１個
ずつ設けるだけで加算手段を構成できる。使用加算器の
減少は、小型化、低消費電力化、高集積化に効果があり
、また構成要素の低減は信頼性を高めるのにも役立つ。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す。本実施例は、並列型
Ａ／Ｄ変換器１００と、演算手段３００と、加算手段２
００とを備える。並列型Ａ／Ｄ変換器１００は分解能が
Ｎビットのものであり、演算手段３００は、並列型Ａ／
Ｄ変換２５１００の入力信号から並列型Ａ／Ｄ変換器１
００の入力信号の変換結果より１ＬＳＢ小さい値に相当
するアナログ電圧を差し引きその値を２Ｎ−１倍する演
算手段である。
Ａ／Ｄ変換器１００と、演算手段３００と、加算手段２
００とを備える。並列型Ａ／Ｄ変換器１００は分解能が
Ｎビットのものであり、演算手段３００は、並列型Ａ／
Ｄ変換２５１００の入力信号から並列型Ａ／Ｄ変換器１
００の入力信号の変換結果より１ＬＳＢ小さい値に相当
するアナログ電圧を差し引きその値を２Ｎ−１倍する演
算手段である。
加算手段２００は、前記入力信号の変換結果と前記演算
の結果を並列型Ａ／Ｄ変換器１００の入力として変換し
た結果とを加算して出力する手段であり、加算器２１０
と、加算器２１０の加算結果を書き込むレジスタ２２０
とを備えている。
の結果を並列型Ａ／Ｄ変換器１００の入力として変換し
た結果とを加算して出力する手段であり、加算器２１０
と、加算器２１０の加算結果を書き込むレジスタ２２０
とを備えている。
並列型Ａ／Ｄ変換器１００の出力コードは加算器２１０
の一方の入力に入力される。加算器２１０の他方の入力
としては、レジスタ２２０の出力が加えられる。この場
合、後出の第２図でその具体例を詳細に説明するように
、加ｎ器２１０の他方の入力には、レジスタ２２０の内
容を左へ（Ｎ−１）ビットシフトした位置に入ノｊする
ように構成する。
の一方の入力に入力される。加算器２１０の他方の入力
としては、レジスタ２２０の出力が加えられる。この場
合、後出の第２図でその具体例を詳細に説明するように
、加ｎ器２１０の他方の入力には、レジスタ２２０の内
容を左へ（Ｎ−１）ビットシフトした位置に入ノｊする
ように構成する。
入力信号は、入力信号端子１に供給され、出力コードは
、レジスタ２２０から取り出される。
、レジスタ２２０から取り出される。
なお、第１図中、Ｉ２は並列型Ａ／Ｄ変換器１００の入
力端子、Ｉ３は演算手段３００の演算結果の出力端子で
あり、また、Ｓｔ、Ｓ２はそれぞれスイッチを表す。
力端子、Ｉ３は演算手段３００の演算結果の出力端子で
あり、また、Ｓｔ、Ｓ２はそれぞれスイッチを表す。
加算手段２００は、具体的には、次のような構成とする
ことができる。
ことができる。
第２図は、加算手段２００の部分を抽出して詳しく示す
ものであって、第１図に示した並列型Ａ／Ｄ変換器１０
０の分解能が４ビツトで、３回の変換を行い、その結果
を加算して３Ｘ４−２＝１０ビツトの結果を得る場合の
例である。
ものであって、第１図に示した並列型Ａ／Ｄ変換器１０
０の分解能が４ビツトで、３回の変換を行い、その結果
を加算して３Ｘ４−２＝１０ビツトの結果を得る場合の
例である。
第２図に示すように、加算器２１０の一方の入力として
は、並列型Ａ／Ｄ変換器１００の出力（４ビツト）が与
えられるようになっている。
は、並列型Ａ／Ｄ変換器１００の出力（４ビツト）が与
えられるようになっている。
レジスタ２２０の１０ビツト出力中、ＭＳＢから数えて
４番目以降のものが、加算器２１０の他方の入力として
与えられるようになっている。
４番目以降のものが、加算器２１０の他方の入力として
与えられるようになっている。
なお、レジスタ２２０に加算結果を書き込むときに、加
算器２１０の他方の入力が変化しないようにする必要が
ある。そのための−例として、レジスタ２２０は、第３
図に示すようなマスター・スレーブ型の回路をレジスタ
の１ビツト分として用いればよい。
算器２１０の他方の入力が変化しないようにする必要が
ある。そのための−例として、レジスタ２２０は、第３
図に示すようなマスター・スレーブ型の回路をレジスタ
の１ビツト分として用いればよい。
以下、第２図を中心として本実施例の動作について説明
する。
する。
並列型Ａ／Ｄ変換器１００の初回の４ビツト変換結果り
。が加算器２１０へ入力される。このときの加算器２１
０のもう一方の入力はゼロとする。そのためには初回の
変換結果が出力されるときだけ“０″となるクロックを
用意してそのクロックとのＡＮＤゲートを加算器２１０
の他方の入力に設ければよい。それによって、Ｄｏはそ
のままレジスタ２２０へ書き込まれる。
。が加算器２１０へ入力される。このときの加算器２１
０のもう一方の入力はゼロとする。そのためには初回の
変換結果が出力されるときだけ“０″となるクロックを
用意してそのクロックとのＡＮＤゲートを加算器２１０
の他方の入力に設ければよい。それによって、Ｄｏはそ
のままレジスタ２２０へ書き込まれる。
次に２回目の変換結果り、が入力されるとき、加算器２
１０のもう一方の入力にはレジスタ２２０の内容り、が
３ビツト左ヘシフトした位置に入力される。この場合、
下位３ビツトは０とみなされる。
１０のもう一方の入力にはレジスタ２２０の内容り、が
３ビツト左ヘシフトした位置に入力される。この場合、
下位３ビツトは０とみなされる。
これによって、初回の変換結果を上位４ビツトとし、２
回目の変換結果を下位４ビツトとし、１ビツトオーバー
ラツプさせて上位ビットと下位ビットを加算した７ビン
トの加算結果を得ることができる。この加算結果が新た
にレジスタ２２０の内容ＤＩｌｌとなる。
回目の変換結果を下位４ビツトとし、１ビツトオーバー
ラツプさせて上位ビットと下位ビットを加算した７ビン
トの加算結果を得ることができる。この加算結果が新た
にレジスタ２２０の内容ＤＩｌｌとなる。
３回目の並列型Ａ／Ｄ変換結果Ｄ２が入力されるときに
は、ＤｏとＤｌを加算したときと同様に、レジスタ２２
０の内容ＤＲ＋を３ビツト左ヘシフトしたコードを加算
器２１０のもう一方の入力端子に入力してＤ２と加算す
る。それによって得られた１０ビツトの結果が新たにレ
ジスタ２２０の内容Ｄ Ｒ□となる。ＤＲ□が求める１
０ビツトの出力コートである。
は、ＤｏとＤｌを加算したときと同様に、レジスタ２２
０の内容ＤＲ＋を３ビツト左ヘシフトしたコードを加算
器２１０のもう一方の入力端子に入力してＤ２と加算す
る。それによって得られた１０ビツトの結果が新たにレ
ジスタ２２０の内容Ｄ Ｒ□となる。ＤＲ□が求める１
０ビツトの出力コートである。
このようにして、アナログ電圧のデジタル値への変換が
行われる。
行われる。
すなわち、分解能４ビツトの並列型Ａ／Ｄ変換器１００
と、並列型Ａ／Ｄ変換２５１００の入力信号から１１１
ｊ記並列型Ａ／Ｄ変換器１００の入力信号の変換結果よ
り１ＬＳＢ小さい値に相当するアナログ電圧を差し引き
その値を２３倍する演算手段３００と、前記入力信号の
変換結果と前記演算の結果を前記並列型Δ／Ｄ変Ｉ＃！
器１００の入力として変換した結果とを加算して出力す
る手段とを備えたＡ／Ｄ変換器において、前記加算する
手段として、加算器判型Ａ／Ｄ変換器１００の出力を加
え、加算器２１０の他方の入力には、レジスタ２２０の
内容を左へ３ビットシフ１−シた位置に入力することに
よって、分解能を上げてＡ／Ｄ変換を行える。
と、並列型Ａ／Ｄ変換２５１００の入力信号から１１１
ｊ記並列型Ａ／Ｄ変換器１００の入力信号の変換結果よ
り１ＬＳＢ小さい値に相当するアナログ電圧を差し引き
その値を２３倍する演算手段３００と、前記入力信号の
変換結果と前記演算の結果を前記並列型Δ／Ｄ変Ｉ＃！
器１００の入力として変換した結果とを加算して出力す
る手段とを備えたＡ／Ｄ変換器において、前記加算する
手段として、加算器判型Ａ／Ｄ変換器１００の出力を加
え、加算器２１０の他方の入力には、レジスタ２２０の
内容を左へ３ビットシフ１−シた位置に入力することに
よって、分解能を上げてＡ／Ｄ変換を行える。
以上述べた構成によれば、高分解能を得るときでも、加
算器とレジスタを１個ずつ設けるだけで加算手段２００
を構成できるので、構成が簡単になり、第４図で説明し
た従来技術で類推できる手段に比べで、著しくハード量
を減小できる。
算器とレジスタを１個ずつ設けるだけで加算手段２００
を構成できるので、構成が簡単になり、第４図で説明し
た従来技術で類推できる手段に比べで、著しくハード量
を減小できる。
したがって、Ａ／Ｄ変換装置自体も小さくでき、低消費
電力化、高集積化などの利点が住しる。
電力化、高集積化などの利点が住しる。
〔発明の効果〕
以上説明したように、本発明によれば、簡単な構成で加
算手段を構成でき、ハード量を著しく減小できる。これ
に伴いＡ／Ｄ変換装置自体の低面積化、低消費電力化、
高集積化が可能となり、また、信頼性の向上も図れる。
算手段を構成でき、ハード量を著しく減小できる。これ
に伴いＡ／Ｄ変換装置自体の低面積化、低消費電力化、
高集積化が可能となり、また、信頼性の向上も図れる。
第１図は本発明の一実施例を示す図、
第２図はその加算手段の具体例を示す図、第３図はレジ
スタの１ビツト分の例を示す図、第４図は従来技術から
類推できる加算手段の例を示す図である。 工・・・入力信号端子 １００・・・Ｎビット並列型Ａ／Ｄ変換器２００・・・
加算手段 ２１０・・・加算器 ２２０・・・レジスタ ３００・・・演算手段 Ｉ２・・・並列型Ａ／Ｄ変換器の入力端子Ｉ３・・・演
算結果の出力端子 代理人弁理士 岩 佐 義 幸１−〜−−−
入力信号端子 Ｉ２−・・−並列型Ａ／ＤＩｆｔｉ器の入力端子Ｉ３−
・・−濱′ｉ結果の出力端子 第１図 第３図
スタの１ビツト分の例を示す図、第４図は従来技術から
類推できる加算手段の例を示す図である。 工・・・入力信号端子 １００・・・Ｎビット並列型Ａ／Ｄ変換器２００・・・
加算手段 ２１０・・・加算器 ２２０・・・レジスタ ３００・・・演算手段 Ｉ２・・・並列型Ａ／Ｄ変換器の入力端子Ｉ３・・・演
算結果の出力端子 代理人弁理士 岩 佐 義 幸１−〜−−−
入力信号端子 Ｉ２−・・−並列型Ａ／ＤＩｆｔｉ器の入力端子Ｉ３−
・・−濱′ｉ結果の出力端子 第１図 第３図
Claims (1)
- （１）分解能Ｎ（Ｎは正の整数）の並列型アナログ／デ
ジタル変換器と、 並列型アナログ／デジタル変換器への入力信号から、並
列型アナログ／デジタル変換器の入力信号の変換結果よ
り１ＬＳＢ小さい値に相当するアナログ信号を差し引き
、それを２＾Ｎ＾−＾１倍する演算手段と、 前記入力信号の変換結果と、前記演算手段の演算の結果
を前記並列型アナログ／デジタル変換器の入力として変
換した結果とを加算し、出力する加算手段とを備えるア
ナログ／デジタル変換装置であって、 前記加算手段は、加算器と、その加算器の加算結果を書
き込むレジスタとを備えており、 前記加算器の一方の入力に前記並列型アナログ／デジタ
ル変換器の出力を加え、加算器の他方の入力には、前記
レジスタの内容を、（Ｎ−１）ビットシフトした状態で
供給することを特徴とするアナログ／デジタル変換装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8711188A JPH01259627A (ja) | 1988-04-11 | 1988-04-11 | アナログ／デジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8711188A JPH01259627A (ja) | 1988-04-11 | 1988-04-11 | アナログ／デジタル変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01259627A true JPH01259627A (ja) | 1989-10-17 |
Family
ID=13905843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8711188A Pending JPH01259627A (ja) | 1988-04-11 | 1988-04-11 | アナログ／デジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01259627A (ja) |
-
1988
- 1988-04-11 JP JP8711188A patent/JPH01259627A/ja active Pending
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