JPS61128630A - Ａｄ変換器 - Google Patents
Ａｄ変換器Info
- Publication number
- JPS61128630A JPS61128630A JP24955784A JP24955784A JPS61128630A JP S61128630 A JPS61128630 A JP S61128630A JP 24955784 A JP24955784 A JP 24955784A JP 24955784 A JP24955784 A JP 24955784A JP S61128630 A JPS61128630 A JP S61128630A
- Authority
- JP
- Japan
- Prior art keywords
- output
- split point
- division
- input signal
- generating means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｒ Ｑ ｓＥ （＋’： Ｊｌｌ ｍ Ｇ ＊ １本発
明はアナログ・ディジタル変換器（以下、ＡＤＣと略す
）Ｋ係り、特（大きなダイナミックレンシヲ有し、オー
バー７０−、アンダー７１：Ｉ−が生じない数値表現に
直接変換するＡＤＣに関するものである。
明はアナログ・ディジタル変換器（以下、ＡＤＣと略す
）Ｋ係り、特（大きなダイナミックレンシヲ有し、オー
バー７０−、アンダー７１：Ｉ−が生じない数値表現に
直接変換するＡＤＣに関するものである。
比較的大きなダイナミックレンジを有する信号、例えば
、音声や画像などをＡＤ変換する場合、入力信号の大き
いところでは粗く、また小さいところでは細か＜ＡＤ変
換し、ビット数を増さずにダイナミックレンジを広げる
圧伸法が用いられる。
、音声や画像などをＡＤ変換する場合、入力信号の大き
いところでは粗く、また小さいところでは細か＜ＡＤ変
換し、ビット数を増さずにダイナミックレンジを広げる
圧伸法が用いられる。
一方、得られた例えば画像信号などを用いて、バター／
処理などを行なう場合、計算途中でのオーバーフｏ −
、アンダー７０−を生じない数値表現法（ＵＲＲ）（情
報処理学会論文誌ＶｏＬ ２４ 。
処理などを行なう場合、計算途中でのオーバーフｏ −
、アンダー７０−を生じない数値表現法（ＵＲＲ）（情
報処理学会論文誌ＶｏＬ ２４ 。
墓２． ｐ１４９〜１５６ 、１９８３ ）を用いるこ
とが提案されている。従来のＡＤＣでは、ＡＤＣ出力が
ＵＲＲ表現になっていないため、ＵＲａ表現に変換する
ために、特別な回路を付加する必要がおるという欠点が
めった。
とが提案されている。従来のＡＤＣでは、ＡＤＣ出力が
ＵＲＲ表現になっていないため、ＵＲａ表現に変換する
ために、特別な回路を付加する必要がおるという欠点が
めった。
本発明の目的は、上記欠点を解決し、ＵＲ，Ｒ表現のデ
ィジタル信号に直接ＡＤ変換するＡＤＣを提供すること
にある。
ィジタル信号に直接ＡＤ変換するＡＤＣを提供すること
にある。
本発明は、Ｕ８凡の表現に変換するために、順次、分割
点を発生し、それと入力信号を比較することにより区分
を限定してゆき、必要なビット列を得るようにしたもの
である。
点を発生し、それと入力信号を比較することにより区分
を限定してゆき、必要なビット列を得るようにしたもの
である。
以下、本発明を実施例によプ詳細に説明する。
第１図は第１の実施例を示したものである。まず、ＵＲ
８は引用文献（情報処理学会論文誌ＶｏＬ２４゜Ａ２．
ｐ１４９〜１５６．１９８３ ）にあるように定義され
ている。
８は引用文献（情報処理学会論文誌ＶｏＬ２４゜Ａ２．
ｐ１４９〜１５６．１９８３ ）にあるように定義され
ている。
すなわち、ビット列Ｓに対応する区間の任意の値’１ｕ
（Ｓ）で表わし、Ｓの右にビット０を連結したものをＳ
Ｏ、ビット１を連結したものを８１と表わして、区別の
分割を次の４段階で行なう。
（Ｓ）で表わし、Ｓの右にビット０を連結したものをＳ
Ｏ、ビット１を連結したものを８１と表わして、区別の
分割を次の４段階で行なう。
（ａ） 大まかな分割
一閃≦ｕ（１００）（−２
一２≦ｕ（１０１）（−１
一１≦ｕ（１１０）（−０，５
−０，５＜、ｕ （１１１）（０
０≦ｕ（０００）＜０．５
０．５≦ｕ （００１）（１
１≦ｕ （０１０３＜２
２≦ｕ （０１１１（閃
（ｂ） 二重指数分割
２２”？：分割点とする。
（Ｃ） 等比分割
ａ≦ｕ （８１（ｂ″′ｃ′あるとき
ａ≦ｕ（ＳＯ）（ａＶ１７）−
ａｖ’Ｆ；’７丁≦ｕ（８１）（ｂ
（ｄ） 等差分割
ａ＜ｕ（Ｓ）（ｂであるとき
ａ≦ｕ （８０） ＜ （ａ＋ｂ ｌ／ ２（ａ＋ｂｌ
／２＜ｕ（ｆ１３１） ＜ｂ上記の区分の分割を順次行
ない、実数値をピッ列表現ＵＲＲで表わすものである。
／２＜ｕ（ｆ１３１） ＜ｂ上記の区分の分割を順次行
ない、実数値をピッ列表現ＵＲＲで表わすものである。
したがって、第１図に示ｔように分割点を発生する手段
１によ）発生した値を１）Ａ変換器２に入力し、分割点
に対応するアナログ値であるＤＡ変換出力と入力信号１
０１とを比較器３により比較し、その比較器出力を制御
装置４に入力し、ＵＲ８表示のビット列を得ると共に、
次の分割点を発生するよう分割点発生手段を制御し、順
次この動作を行ないＵＲ几のビット列を出力１０２とし
て得るものである。
１によ）発生した値を１）Ａ変換器２に入力し、分割点
に対応するアナログ値であるＤＡ変換出力と入力信号１
０１とを比較器３により比較し、その比較器出力を制御
装置４に入力し、ＵＲ８表示のビット列を得ると共に、
次の分割点を発生するよう分割点発生手段を制御し、順
次この動作を行ないＵＲ几のビット列を出力１０２とし
て得るものである。
次に、分割点発生手段１について、具体的に第２図を用
いて説明する。
いて説明する。
ここで、簡単のために正の数で考えることにする。まず
、二重指数分割であるが、分割点は、２２°であり、具
体的には２２ 、２４ 、２８ 、２１６゜２３２、・
・・・・・となるが、ＡＤ変換器の場合、慣度も関係し
て、２１６以上はめまり意味がない。そこで分割点は２
１６４でで実用上十分である。大まかな分割の分割点７
点と二重指数分割の分割点６点（正負合せて）と少なく
て済むため、この分割点を第２図の記を軟装置１０に記
憶しておき、順次ＤＡ変換器２に入力し、ＤＡ変換出力
（分割点に対応するアナログ値）と入力とを比較器３に
より比較して区分を求めて行けば良いことになる。
、二重指数分割であるが、分割点は、２２°であり、具
体的には２２ 、２４ 、２８ 、２１６゜２３２、・
・・・・・となるが、ＡＤ変換器の場合、慣度も関係し
て、２１６以上はめまり意味がない。そこで分割点は２
１６４でで実用上十分である。大まかな分割の分割点７
点と二重指数分割の分割点６点（正負合せて）と少なく
て済むため、この分割点を第２図の記を軟装置１０に記
憶しておき、順次ＤＡ変換器２に入力し、ＤＡ変換出力
（分割点に対応するアナログ値）と入力とを比較器３に
より比較して区分を求めて行けば良いことになる。
さらに進んで、等比分割を行なうわけであるが、これは
、分割点を順次１／２ずつして範囲を狭めていけば良く
、分割点の１／２は２進化符号では１ビツトシフトする
ことで容易に行なえ、それはシフトレジスタ５１で実現
できる。
、分割点を順次１／２ずつして範囲を狭めていけば良く
、分割点の１／２は２進化符号では１ビツトシフトする
ことで容易に行なえ、それはシフトレジスタ５１で実現
できる。
さらに進んで、等差分割に移るとａ≦ｕ （Ｓ） （ｂ
であるとき、（ａ ＋ ｂ ） ／ ２で分割してａ≦
ｕ （８０）（（ａ＋ｂ）／２ （ａ＋ｂ ）／２＜ｕ （Ｓ １ ）（ｂを得るが、（
ａ ＋ ｂ ） ／ ２は、加算器５２とシフトレジス
タ５１により実現でき、ａ、ｂを記憶するために、一時
記憶装置５３を用いれば良い。
であるとき、（ａ ＋ ｂ ） ／ ２で分割してａ≦
ｕ （８０）（（ａ＋ｂ）／２ （ａ＋ｂ ）／２＜ｕ （Ｓ １ ）（ｂを得るが、（
ａ ＋ ｂ ） ／ ２は、加算器５２とシフトレジス
タ５１により実現でき、ａ、ｂを記憶するために、一時
記憶装置５３を用いれば良い。
配慮装置１、一時記憶装置のアドレス、シフトレジスタ
のシフトなどは、制御装置４により制御される。
のシフトなどは、制御装置４により制御される。
なお、レジスタ５４は、ＤＡ変換器２に入力する信号を
一時保持しておくものでタイミングを適当にすることに
より省略できる。またスイッチ６１．６２は、各分割方
法に応じて切り換えるものである。
一時保持しておくものでタイミングを適当にすることに
より省略できる。またスイッチ６１．６２は、各分割方
法に応じて切り換えるものである。
上述した実施例では二重指数分割の分割点を記１装置に
記憶しておくようにしたが、ビットｌを順次１．２，４
，８．１６と２１ずつシフトしても得られるので、この
ような手段で発生させても良い。
記憶しておくようにしたが、ビットｌを順次１．２，４
，８．１６と２１ずつシフトしても得られるので、この
ような手段で発生させても良い。
さらに、第２の実施例を第３図に示す。これは大きなダ
イナミックレンジに対応するもので、入力１０１に減衰
器６を配置したもので、（ａ）大まかな分割および（ｂ
）二重指数分割で、ある値以上の大きな入力がある場合
には、それに応じたＤＡ変換出力を得るのではなく、分
割点に応じて入力を減衰させるものである。これにより
、ＤＡ変換器２の発生できる出力よ）大きな入力にも対
応できるようになる。
イナミックレンジに対応するもので、入力１０１に減衰
器６を配置したもので、（ａ）大まかな分割および（ｂ
）二重指数分割で、ある値以上の大きな入力がある場合
には、それに応じたＤＡ変換出力を得るのではなく、分
割点に応じて入力を減衰させるものである。これにより
、ＤＡ変換器２の発生できる出力よ）大きな入力にも対
応できるようになる。
本発明によれば、オーバーフロー、アンダー７０−を生
じないＵ九九表現に直接ＡＤ変換できるので、Ｕ几Ｒ表
現に変換するための特別な回路が不要でめり、大きなダ
イナミックレンジを必要とするアナログ信号をディジタ
ル信号に変換する分野において取９扱いが極めて簡便に
なる。また、本発明によれば、特殊な部品を必要とせず
、モノＩ７７ツクＩＣ化が可能であり、経済的効果も大
きい。
じないＵ九九表現に直接ＡＤ変換できるので、Ｕ几Ｒ表
現に変換するための特別な回路が不要でめり、大きなダ
イナミックレンジを必要とするアナログ信号をディジタ
ル信号に変換する分野において取９扱いが極めて簡便に
なる。また、本発明によれば、特殊な部品を必要とせず
、モノＩ７７ツクＩＣ化が可能であり、経済的効果も大
きい。
第１図は本発明の概念を示す図、第２図は本発明の具体
的実施例を示す図、第３図は第３の実施例を示す図であ
る。 １・・・分割点発生手段、２・・・ＤＡ変換器、３・・
・比較器、４・・・制御装置。 第 ｌｌ 第 ３ 国
的実施例を示す図、第３図は第３の実施例を示す図であ
る。 １・・・分割点発生手段、２・・・ＤＡ変換器、３・・
・比較器、４・・・制御装置。 第 ｌｌ 第 ３ 国
Claims (1)
- 【特許請求の範囲】 １、区分の分割点を発生する手段と、該発生手段の出力
を入力とするＤＡ変換器と、該ＯＡ変換出力と入力信号
とを比較する比較器と、該比較器出力により上記分割点
発生手段の出力を制御する制御装置とから成り、入力信
号の属する区分を順次限定していくことにより、入力信
号に対応したビット列を得ることを特徴とするＡＤ変換
器。 ２、上記分割点発生手段は、記憶装置、加算器、シフト
レジスタ、一時記憶装置から成ることを特徴とする特許
請求の範囲第１項記載のＡＤ変換器。 ３、入力信号の属する区分がある値より大きい場合に、
入力信号を減衰器により減衰させることを特徴とする特
許請求の範囲第１項記載のＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24955784A JPS61128630A (ja) | 1984-11-28 | 1984-11-28 | Ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24955784A JPS61128630A (ja) | 1984-11-28 | 1984-11-28 | Ａｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61128630A true JPS61128630A (ja) | 1986-06-16 |
Family
ID=17194765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24955784A Pending JPS61128630A (ja) | 1984-11-28 | 1984-11-28 | Ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61128630A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04340814A (ja) * | 1991-05-16 | 1992-11-27 | Sharp Corp | 可変特性ａ／ｄコンバータ |
-
1984
- 1984-11-28 JP JP24955784A patent/JPS61128630A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04340814A (ja) * | 1991-05-16 | 1992-11-27 | Sharp Corp | 可変特性ａ／ｄコンバータ |
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