JPH01202927A - アナログ／デジタル変換器 - Google Patents
アナログ／デジタル変換器Info
- Publication number
- JPH01202927A JPH01202927A JP63029463A JP2946388A JPH01202927A JP H01202927 A JPH01202927 A JP H01202927A JP 63029463 A JP63029463 A JP 63029463A JP 2946388 A JP2946388 A JP 2946388A JP H01202927 A JPH01202927 A JP H01202927A
- Authority
- JP
- Japan
- Prior art keywords
- result
- input
- converter
- adder
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 27
- 230000007423 decrease Effects 0.000 abstract description 2
- 238000005070 sampling Methods 0.000 abstract description 2
- 238000007792 addition Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101100075513 Oryza sativa subsp. japonica LSI3 gene Proteins 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ′１圧をデジタル値へ変換するアナロ
グ／デジタル変換器（Ａ／Ｄ変換器）に関するものであ
る。
グ／デジタル変換器（Ａ／Ｄ変換器）に関するものであ
る。
分解能Ｎビットの並列型Ａ／Ｄ変換器と、入力信号から
並列型Ａ／Ｄ変換器の変換結果よｊ９１ＬＳＢ小さい直
を差引いた値を２″１倍する演算手段と、入力信号を変
換した結果と演算結果を再び並列型Ａ／Ｄ変換器で変換
した結果とを加算して出力するＡ／Ｄ変換器の変換原理
については、特開昭６０−２２３３２８に開示されてい
るが、ここで詳しく説明することは省略し、要点だけを
簡単に述べる。
並列型Ａ／Ｄ変換器の変換結果よｊ９１ＬＳＢ小さい直
を差引いた値を２″１倍する演算手段と、入力信号を変
換した結果と演算結果を再び並列型Ａ／Ｄ変換器で変換
した結果とを加算して出力するＡ／Ｄ変換器の変換原理
については、特開昭６０−２２３３２８に開示されてい
るが、ここで詳しく説明することは省略し、要点だけを
簡単に述べる。
前記のＡｌ１）変換器は、初回の入力信号の並列Ａ／Ｄ
変換で上位ビットＤｏを求め、入力信号からＤｏよりＩ
ＬＳＢ小さい１直を差引いた直を２Ｎ−１倍した演算結
果を並列型Ａ／Ｄ変換器の入力として並列型Ａ／Ｄ変換
して得られた下位ビットＤ１とを加算して出力コードを
得る。２回目の並列型Ａ／Ｄ変換器への入力から２回目
の変換結果より１Ｌ８Ｂ小さい値を差引きそれを２″１
倍するという初回と同様の演算を行なった結果を、さら
に並列型Ａ／Ｄ変換器で変換してその結果を加算すれば
、Ａ／Ｄ′Ｒ換器の分解能をあげることができる。
変換で上位ビットＤｏを求め、入力信号からＤｏよりＩ
ＬＳＢ小さい１直を差引いた直を２Ｎ−１倍した演算結
果を並列型Ａ／Ｄ変換器の入力として並列型Ａ／Ｄ変換
して得られた下位ビットＤ１とを加算して出力コードを
得る。２回目の並列型Ａ／Ｄ変換器への入力から２回目
の変換結果より１Ｌ８Ｂ小さい値を差引きそれを２″１
倍するという初回と同様の演算を行なった結果を、さら
に並列型Ａ／Ｄ変換器で変換してその結果を加算すれば
、Ａ／Ｄ′Ｒ換器の分解能をあげることができる。
同様な事を繰返し１Ｍ回の並列型Ａ／Ｄ変換を行ない、
各回の変換で得られたＭ回のＮビット・コードを加算す
ることで（ＭＮ−（Ｍ−１））ビットの出力コードが得
られる。
各回の変換で得られたＭ回のＮビット・コードを加算す
ることで（ＭＮ−（Ｍ−１））ビットの出力コードが得
られる。
これは、−回の変換結果と次の下位と、トの変換結果と
が１ビ、トオーバーラップしているためである。したが
って、最終的な出力コードを得るためには、上位ビット
と下位と、トをエビットオーバラ、プさせて加算するた
めの手段が必要となる。前記の文献（特開昭６０−２２
３３２８ ）には。
が１ビ、トオーバーラップしているためである。したが
って、最終的な出力コードを得るためには、上位ビット
と下位と、トをエビットオーバラ、プさせて加算するた
めの手段が必要となる。前記の文献（特開昭６０−２２
３３２８ ）には。
加算手段については具体的に触れられてはいないが、従
来の一般的な技術では、第４図のような構成の加算手段
が容易に類推できる。
来の一般的な技術では、第４図のような構成の加算手段
が容易に類推できる。
第４図の構成ではＭ ＝ ２の場合には、２回の出力を
加算する加算器１個で構成できるが、Ｍが増加すると加
算器の数も増加し、（Ｍ−１）個の加算器が必要となる
。
加算する加算器１個で構成できるが、Ｍが増加すると加
算器の数も増加し、（Ｍ−１）個の加算器が必要となる
。
（Ｍ −１）番目の加算器では、前段の加算結果（（Ｍ
−１）Ｎ−（Ｍ−２））ビット・コードとＭ回目の変換
結果Ｎビットとを１ビツト・オーバーラツプさせて加算
して（ＭＮ−（Ｍ ｌ））ビットの加算結果を得る。
−１）Ｎ−（Ｍ−２））ビット・コードとＭ回目の変換
結果Ｎビットとを１ビツト・オーバーラツプさせて加算
して（ＭＮ−（Ｍ ｌ））ビットの加算結果を得る。
Ｍ回のＮビット並列型Ａ／Ｄ変換を行なった結果を加算
して最終的な出力コードを得るだめの加算手段として、
従来技術で容易に類推できる手段は、（従来の技術）の
項で説明したように、（Ｎ１−１）個の加算器を用いる
ものである。したがって２Ｍが増加すると共に加算器の
数が増大し、それにつれてＡ／Ｄ変換器自体の大きさ、
消費４力等が増加するという問題が生じる。
して最終的な出力コードを得るだめの加算手段として、
従来技術で容易に類推できる手段は、（従来の技術）の
項で説明したように、（Ｎ１−１）個の加算器を用いる
ものである。したがって２Ｍが増加すると共に加算器の
数が増大し、それにつれてＡ／Ｄ変換器自体の大きさ、
消費４力等が増加するという問題が生じる。
本発明のアナログ／デジタル変換器の構成は。
分解能Ｎビット（Ｎｔ／ｉ正の整数）の並列型Ａ／Ｄ変
換器と、前記並列型Ａ／Ｄ変換器の入力信号から前記並
列型Ａ／Ｄ変換器の入力信号の変換結果より１ＬＳＢ小
さい値に相当するアナログ′１圧を差し引きその値を２
Ｎ−１倍する演算手段と、前記入力信号の変換結果と前
記演算の結果を前記並列型Ａ／Ｄ変換器の入力として変
換した結果とを加算して出力する手段とを備えたλ／Ｄ
ｉ換器において、前記加算する手段として、前記並列型
Ａ／Ｄ変換器の出力をう、チするう、チ手段と、加算器
と、前記加算器の加算結果を書き込むレジスタとを備え
、前記加算器の一方の入力には前記う、チ段の出力を加
え、…■記加算器の他方の入力には前記レジスタの内容
を左へ（Ｎ−１）ビットシフトした位置ＶＣ入力するこ
とを特徴とする。
換器と、前記並列型Ａ／Ｄ変換器の入力信号から前記並
列型Ａ／Ｄ変換器の入力信号の変換結果より１ＬＳＢ小
さい値に相当するアナログ′１圧を差し引きその値を２
Ｎ−１倍する演算手段と、前記入力信号の変換結果と前
記演算の結果を前記並列型Ａ／Ｄ変換器の入力として変
換した結果とを加算して出力する手段とを備えたλ／Ｄ
ｉ換器において、前記加算する手段として、前記並列型
Ａ／Ｄ変換器の出力をう、チするう、チ手段と、加算器
と、前記加算器の加算結果を書き込むレジスタとを備え
、前記加算器の一方の入力には前記う、チ段の出力を加
え、…■記加算器の他方の入力には前記レジスタの内容
を左へ（Ｎ−１）ビットシフトした位置ＶＣ入力するこ
とを特徴とする。
次に１本発明について図面を参照して説明する。
本発明の一実施例のブロック図を第１図に示す。
並列型Ａ／Ｄ変換器１の出力がラッチ段３に入力され、
ラッチ段３の出力が加算器４の一方の入力に加えられる
。加算手段の部分だけを第２図に詳しく示す。
ラッチ段３の出力が加算器４の一方の入力に加えられる
。加算手段の部分だけを第２図に詳しく示す。
第２図は並列型Ａ／Ｄ変換器の分解能が４ビツトで、３
回の変換を行ない、その結果を加算して３Ｘ４−２＝１
０ビツトの結果を得る場合の例である。
回の変換を行ない、その結果を加算して３Ｘ４−２＝１
０ビツトの結果を得る場合の例である。
レジスタ５に加算結果を書き込む時に、加算器４の他方
の入力が変化しないようにする必要がある。そのための
−例として、第３図に示すようなマスター・スレー１型
の回路をレジスタの１ビツト分として用いればよい。
の入力が変化しないようにする必要がある。そのための
−例として、第３図に示すようなマスター・スレー１型
の回路をレジスタの１ビツト分として用いればよい。
以下、第２図に基づいて本実施例について説明する。
まず、並列型Ａ／Ｄｆ侯器の初回の４ビツト変換結果り
、がラッチ段３へ入力される。２回目の変換結果Ｄ１が
ラッチ段３に入力される時には。
、がラッチ段３へ入力される。２回目の変換結果Ｄ１が
ラッチ段３に入力される時には。
ラッチ段３からＤｏが出力されて加算器４へ入力される
。この時の加算器４のもう一方の入力はゼロとする。そ
のためには、初回の変換結果Ｄ０が加算器４０入力され
る時だけ１０１となるクロックを用意し、そのクロ、り
とのＡＮＤゲートを加算器４のレジスタ５からの入力に
設ければよい。
。この時の加算器４のもう一方の入力はゼロとする。そ
のためには、初回の変換結果Ｄ０が加算器４０入力され
る時だけ１０１となるクロックを用意し、そのクロ、り
とのＡＮＤゲートを加算器４のレジスタ５からの入力に
設ければよい。
それによって、Ｄｏはそのままレジスタへ書き込まれる
。
。
次に、３回目の変換結果Ｄ２がラッチ手段に入力される
時、ラッチ段３からＤＩが出力され加算器４へ入力され
る。加算器４のもう一方の入力にはレジスタの内容Ｄｏ
が３ビツト左へ７フトした位置に入力される。この場合
、下位３ビツトは０とみなされる。これによって、初回
の変換結果を上位４ビツトとし、２回目の変換結果を下
位３ビツトとし、１ビツトオーバーラツプさせて上位ビ
ットと下位ビットとを加算した７ビツトの変換結果を得
る。この加算結果が新たにレジスタの内容Ｄｒｌとなる
。
時、ラッチ段３からＤＩが出力され加算器４へ入力され
る。加算器４のもう一方の入力にはレジスタの内容Ｄｏ
が３ビツト左へ７フトした位置に入力される。この場合
、下位３ビツトは０とみなされる。これによって、初回
の変換結果を上位４ビツトとし、２回目の変換結果を下
位３ビツトとし、１ビツトオーバーラツプさせて上位ビ
ットと下位ビットとを加算した７ビツトの変換結果を得
る。この加算結果が新たにレジスタの内容Ｄｒｌとなる
。
次に１次の入力サンプリング信号の初回の変換結果り、
／がラッチ段３に入力される時、ラッチ段３からはり、
が出力され加算器４へ入力される。
／がラッチ段３に入力される時、ラッチ段３からはり、
が出力され加算器４へ入力される。
この時、先はどのり、とＤｌを加算した時と同様に加算
器４のもう一方の入力には、レジスタ／ｆ５の内容Ｄｒ
ｌが３ビツト左ヘシフトした位置に入力され、Ｄ２とＤ
ｒｉとの加算が実行される。それによって得られた１０
ビツトの結果が新たにレジスタの内容Ｄｒ２となシ、こ
のＤｒ２が求めるｌＯビットの邑カコードである。以上
述べた方法では、ラッチ段３と加算器４とレジスタ５を
各１個設けるたけで加算手段を構成できるので、加算器
４の構成が簡単になシ、従来技術で類推できる手段に比
べて著しくハード量を減小できる。したがって。
器４のもう一方の入力には、レジスタ／ｆ５の内容Ｄｒ
ｌが３ビツト左ヘシフトした位置に入力され、Ｄ２とＤ
ｒｉとの加算が実行される。それによって得られた１０
ビツトの結果が新たにレジスタの内容Ｄｒ２となシ、こ
のＤｒ２が求めるｌＯビットの邑カコードである。以上
述べた方法では、ラッチ段３と加算器４とレジスタ５を
各１個設けるたけで加算手段を構成できるので、加算器
４の構成が簡単になシ、従来技術で類推できる手段に比
べて著しくハード量を減小できる。したがって。
Ａ／Ｄ変換器自体も小さくでき、低面積化、低消費−労
化、高集積化が可能となる。
化、高集積化が可能となる。
さらに１本実施例によシ、並列型Ａ／Ｄ変換器の出力が
データを出力する期間とリセットされる期間とを交互に
とるような場合、高速なＡ／Ｄ変換が安定に行なわれる
。並列型Ａ／Ｄ）ｉ換器の出力がデータを出力する期間
とリセットされる期間とを交互にとる場合に、その出力
を直接加算器に入力すると、加算結果が正しい期間は並
列型Ａ／Ｄ変換器の出力がデータを出力している期間か
ら加算時間を引いた期間であシ、約半周期の間だけとな
る。
データを出力する期間とリセットされる期間とを交互に
とるような場合、高速なＡ／Ｄ変換が安定に行なわれる
。並列型Ａ／Ｄ）ｉ換器の出力がデータを出力する期間
とリセットされる期間とを交互にとる場合に、その出力
を直接加算器に入力すると、加算結果が正しい期間は並
列型Ａ／Ｄ変換器の出力がデータを出力している期間か
ら加算時間を引いた期間であシ、約半周期の間だけとな
る。
したがって、ｙｉｌｔ結果をレジスタへ書き込むタイミ
ングとマージンに注意しなくてはならない。
ングとマージンに注意しなくてはならない。
また、並列型Ａ／Ｄｆ換器からデータが出力される時間
から加算時間、レジスタへの書込み時間を見込んでマー
ジンをとりクロック周波数を決めなくてはならず、クロ
ック周仮数を大きくするにつれてマージンが減小し、動
作が不安定になる。
から加算時間、レジスタへの書込み時間を見込んでマー
ジンをとりクロック周波数を決めなくてはならず、クロ
ック周仮数を大きくするにつれてマージンが減小し、動
作が不安定になる。
並列型Ａ／Ｄ変換器の出力紫−たんう、テ段にＭＤ込ん
でから加算器に入力すると、加算器の入力は一周期に一
回データが吏新されるにつれて変化するたけなので、デ
ータが変化する時を除けば加算結果をレジスタに書き込
むタイミングに大きな注意？払う必要がない。また、加
算時間や誉込み時間に対するマージンは大幅に増加する
。したがって、高速なＡ／Ｄ変換を実行しても安定に動
作する。
でから加算器に入力すると、加算器の入力は一周期に一
回データが吏新されるにつれて変化するたけなので、デ
ータが変化する時を除けば加算結果をレジスタに書き込
むタイミングに大きな注意？払う必要がない。また、加
算時間や誉込み時間に対するマージンは大幅に増加する
。したがって、高速なＡ／Ｄ変換を実行しても安定に動
作する。
以上述べたように１本発明によれば、従来技術で類推で
きる技術よりも簡単な構成で加算手段を構成でき、加算
手段のハード量を著しく減小する事ができるので、人／
Ｄ変換器の低面積化、低消費電力化、高集積化が可能と
なシ、−１：た。加算手段を高速に動作させられるので
、高速なＡ／Ｄ変換が可能であるという効果がある。
きる技術よりも簡単な構成で加算手段を構成でき、加算
手段のハード量を著しく減小する事ができるので、人／
Ｄ変換器の低面積化、低消費電力化、高集積化が可能と
なシ、−１：た。加算手段を高速に動作させられるので
、高速なＡ／Ｄ変換が可能であるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図の加算手段の部分だけを詳しく示した図、第３図は本
実施例に用いるレジスタの１ビツト分の例を示した図、
第４図は従来技術で類推できる加算手段を示す図である
。 代理人 弁理士 内 原 晋 王 水カゴード 華 １ 回 Ｈ８ｓ ＬＳＩ３ 弗 ２ 図
図の加算手段の部分だけを詳しく示した図、第３図は本
実施例に用いるレジスタの１ビツト分の例を示した図、
第４図は従来技術で類推できる加算手段を示す図である
。 代理人 弁理士 内 原 晋 王 水カゴード 華 １ 回 Ｈ８ｓ ＬＳＩ３ 弗 ２ 図
Claims (1)
- 分解能Ｎビット（Ｎは正の整数）の並列型Ａ／Ｄ変換器
と、前記並列型Ａ／Ｄ変換器の入力信号から前記並列型
Ａ／Ｄ変換器の入力信号の変換結果より１ＬＳＢ小さい
値に相当するアナログ電圧を差し引きその値を２＾Ｎ＾
−＾１倍する演算手段と、前記入力信号の変換結果と前
記演算の結果を前記並列型Ａ／Ｄ変換器の入力として変
換した結果とを加算して出力する手段とを備えたＡ／Ｄ
変換器において、前記加算する手段として、前記並列型
Ａ／Ｄ変換器の出力をラッチするラッチ手段と、加算器
と、前記加算器の加算結果を書き込むレジスタとを備え
、前記加算器の一方の入力には前記ラッチ段の出力を加
え、前記加算器の他方の入力には前記レジスタの内容を
左へ（Ｎ−１）ビットシフトした位置に入力することを
特徴とするアナログ／デジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63029463A JPH01202927A (ja) | 1988-02-09 | 1988-02-09 | アナログ／デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63029463A JPH01202927A (ja) | 1988-02-09 | 1988-02-09 | アナログ／デジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01202927A true JPH01202927A (ja) | 1989-08-15 |
Family
ID=12276792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63029463A Pending JPH01202927A (ja) | 1988-02-09 | 1988-02-09 | アナログ／デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01202927A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55158734A (en) * | 1979-05-29 | 1980-12-10 | Takasuke Ooura | Analog-digital converter |
| JPS58104524A (ja) * | 1981-12-17 | 1983-06-22 | Sony Corp | Ａ／ｄコンバ−タ回路 |
| JPS6181030A (ja) * | 1984-09-28 | 1986-04-24 | Yokogawa Hokushin Electric Corp | Ａ／ｄ変換器 |
-
1988
- 1988-02-09 JP JP63029463A patent/JPH01202927A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55158734A (en) * | 1979-05-29 | 1980-12-10 | Takasuke Ooura | Analog-digital converter |
| JPS58104524A (ja) * | 1981-12-17 | 1983-06-22 | Sony Corp | Ａ／ｄコンバ−タ回路 |
| JPS6181030A (ja) * | 1984-09-28 | 1986-04-24 | Yokogawa Hokushin Electric Corp | Ａ／ｄ変換器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6127863A (en) | Efficient fractional divider | |
| JPH09222991A (ja) | 加算方法および加算器 | |
| JPH01202927A (ja) | アナログ／デジタル変換器 | |
| US4990915A (en) | Signal processing device such as a digital filter utilizing redundant binary expression and operating method therefor | |
| JP2709527B2 (ja) | デジタル混合器 | |
| JP2803506B2 (ja) | 除算器 | |
| JP3071607B2 (ja) | 乗算回路 | |
| JP3094314B2 (ja) | Ａ／ｄコンバータ | |
| JPH0251732A (ja) | 浮動小数点演算器 | |
| JPH01259627A (ja) | アナログ／デジタル変換装置 | |
| JPH02195729A (ja) | アナログ／ディジタル変換回路 | |
| JP3074958B2 (ja) | 加算機能付きシリアル乗算器 | |
| KR100247925B1 (ko) | 곱셈기 및 그의 동작방법 | |
| JP2848094B2 (ja) | Ｄ／ａ変換装置 | |
| KR0161485B1 (ko) | 산술 연산 장치를 이용한 부스 알고리즘 곱셈 연산 장치 | |
| JP2699624B2 (ja) | 乗算器 | |
| JPH0253819B2 (ja) | ||
| JPH1011267A (ja) | 乗算器 | |
| JPH045727A (ja) | 変換装置 | |
| JPH05224888A (ja) | 小数点位置可変型データの乗算回路 | |
| JP2575856B2 (ja) | 演算回路 | |
| JPH03164830A (ja) | 乗算装置 | |
| JPH02238522A (ja) | 絶対値演算回路 | |
| JPS61109316A (ja) | パタ−ン発生回路 | |
| JPH0983368A (ja) | Ｄ／ａ変換回路 |