JPH03135052A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03135052A JPH03135052A JP27318889A JP27318889A JPH03135052A JP H03135052 A JPH03135052 A JP H03135052A JP 27318889 A JP27318889 A JP 27318889A JP 27318889 A JP27318889 A JP 27318889A JP H03135052 A JPH03135052 A JP H03135052A
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- JP
- Japan
- Prior art keywords
- characteristic impedance
- package
- semiconductor device
- resistance
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、パッケージ内に半導体素子を収納した半導体
装置に関し、特に、パッケージ内、外の特性インピーダ
ンスの整合がとれるようになされた半導体装置に関する
。
装置に関し、特に、パッケージ内、外の特性インピーダ
ンスの整合がとれるようになされた半導体装置に関する
。
［従来の技術］
第３図は、従来の半導体装置を示す断面図である。同図
において、１０は半導体素子であって、これは、半導体
基板１工の表面領域内に所定の機能を有する回路素子部
１２が設けられ、半導体基板の表面周辺部には回路素子
部１２と外部との接続をとるための電極１３が、またそ
の裏面には基板に一定電位を与えるための裏面電極１４
が形成されたものである。
において、１０は半導体素子であって、これは、半導体
基板１工の表面領域内に所定の機能を有する回路素子部
１２が設けられ、半導体基板の表面周辺部には回路素子
部１２と外部との接続をとるための電極１３が、またそ
の裏面には基板に一定電位を与えるための裏面電極１４
が形成されたものである。
パッケージ３０には、第１、第２の段部５０．５１を有
する凹部３０ａが設けられており、凹部３０ａの底面に
はグイパッド４３が、また、第１の段部５０には電路４
１が形成されている。電路４１の内側先端部は内部端子
４２となされ半導体素子１０との接続のために用いられ
る。パッケージ裏面３０ｂには複数のビン４４が植設さ
れておリ、これらのピンは、パッケージ内部に形成され
た電路４０を介して段部に形成された電路４１および凹
部底面に形成されたダイパッド４３と接続されている。
する凹部３０ａが設けられており、凹部３０ａの底面に
はグイパッド４３が、また、第１の段部５０には電路４
１が形成されている。電路４１の内側先端部は内部端子
４２となされ半導体素子１０との接続のために用いられ
る。パッケージ裏面３０ｂには複数のビン４４が植設さ
れておリ、これらのピンは、パッケージ内部に形成され
た電路４０を介して段部に形成された電路４１および凹
部底面に形成されたダイパッド４３と接続されている。
半導体素子１０は、その裏面電極１４によりダイパッド
４３上にダイボンディングされており、そして半導体素
子の電極１３は、アルミニウム線または金線などからな
る金属線２０により内部端子４２と接続されている。パ
ッケージ３０の第２の段部５１上に蓋体３１が載置され
ており、この蓋体３１によって半導体素子１０は凹部３
０ａに気密に収納されている。
４３上にダイボンディングされており、そして半導体素
子の電極１３は、アルミニウム線または金線などからな
る金属線２０により内部端子４２と接続されている。パ
ッケージ３０の第２の段部５１上に蓋体３１が載置され
ており、この蓋体３１によって半導体素子１０は凹部３
０ａに気密に収納されている。
［発明が解決しようとする課題］
上述した従来の半導体装置では、金属線２０、電路４０
．４１、ピン４４の形状、材質等によりきまる特性イン
ピーダンスは、半導体装置外部の伝送路のそれとの間に
整合がとられていない。このため高周波域で動作する半
導体素子においては入力信号の反射が起り信号波形に歪
が生じる。従って、従来の半導体装置では半導体素子の
能力限界に達する高周波域で動作させることができなか
った。
．４１、ピン４４の形状、材質等によりきまる特性イン
ピーダンスは、半導体装置外部の伝送路のそれとの間に
整合がとられていない。このため高周波域で動作する半
導体素子においては入力信号の反射が起り信号波形に歪
が生じる。従って、従来の半導体装置では半導体素子の
能力限界に達する高周波域で動作させることができなか
った。
［課題を解決するための手段］
本発明の半導体装置は、外部端子、内部端子およびこれ
らの端子間を接続する電路が形成されたパッケージ内に
、半導体基板の表面に電極が形成されその表面領域内に
回路素子が形成された半導体素子を収納したものであっ
て、前記外部端子と前記内部端子との間には内部回路の
特性インピーダンスと外部回路の特性インピーダンスの
整合をとるための終端抵抗が接続されたものである。
らの端子間を接続する電路が形成されたパッケージ内に
、半導体基板の表面に電極が形成されその表面領域内に
回路素子が形成された半導体素子を収納したものであっ
て、前記外部端子と前記内部端子との間には内部回路の
特性インピーダンスと外部回路の特性インピーダンスの
整合をとるための終端抵抗が接続されたものである。
［実施例］
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第１図（ａ）は、本発明の一実施例を示す断面図てあり
、第１図（ｂ）は、その蓋体を除去した状態の平面図で
ある。第１図において、第３図の従来例の部分と同等の
部分には同一の参照番号が付せられているので重複した
説明は省略するが、本実施例では、パッケージ３０の内
部において電路４０が途中で枝分れしており、その枝分
れした一方の電路４０に終端用抵抗４６の一端が接続さ
れ、そして終端用抵抗４６の他端は電路４０を介して終
端用電源ピン４５に接続されている。終端用抵抗４６の
抵抗値はピン４４からみてパッケージ内、外の特性イン
ピーダンスが等しくなるように選定される。
、第１図（ｂ）は、その蓋体を除去した状態の平面図で
ある。第１図において、第３図の従来例の部分と同等の
部分には同一の参照番号が付せられているので重複した
説明は省略するが、本実施例では、パッケージ３０の内
部において電路４０が途中で枝分れしており、その枝分
れした一方の電路４０に終端用抵抗４６の一端が接続さ
れ、そして終端用抵抗４６の他端は電路４０を介して終
端用電源ピン４５に接続されている。終端用抵抗４６の
抵抗値はピン４４からみてパッケージ内、外の特性イン
ピーダンスが等しくなるように選定される。
上述したように構成された半導体装置においては、半導
体装置外部の伝送線路の特性インピーダンスと半導体装
置内の特性インピーダンスとは整合されているので、高
周波帯においても入力信号の反射は起らず入力信号の波
形歪は発生しない。
体装置外部の伝送線路の特性インピーダンスと半導体装
置内の特性インピーダンスとは整合されているので、高
周波帯においても入力信号の反射は起らず入力信号の波
形歪は発生しない。
したがって、本発明による半導体装置は半導体素子の能
力限界の周波数帯域まで歪なく使用することができる。
力限界の周波数帯域まで歪なく使用することができる。
第２図（ａ）、（ｂ）は、本発明の他の実施例を示す断
面図と平面図である。先の実施例では電路４１から延び
る電路４０が途中で枝分れしていたが、この実施例では
、一つの電極１３に対して２つの電路４１が設けられて
おり、それぞれの電路４１は、各電路４１に設けられた
内部端子４２を介して別個の金属線２０によって電極１
３と接続されており、そして、一方の電路４１から延び
る電路４０内には終端用抵抗４６が接続されている。こ
の実施例によれば、終端用抵抗を接続するか否かを金属
線２０の使用によって決定することができる。
面図と平面図である。先の実施例では電路４１から延び
る電路４０が途中で枝分れしていたが、この実施例では
、一つの電極１３に対して２つの電路４１が設けられて
おり、それぞれの電路４１は、各電路４１に設けられた
内部端子４２を介して別個の金属線２０によって電極１
３と接続されており、そして、一方の電路４１から延び
る電路４０内には終端用抵抗４６が接続されている。こ
の実施例によれば、終端用抵抗を接続するか否かを金属
線２０の使用によって決定することができる。
なお、以上の実施例では、終端用抵抗を１個だけ設ける
ものについて説明したが、複数の入力信号を受ける場合
などにおいて、必要に応じて複数の終端用抵抗を設ける
ことができる。
ものについて説明したが、複数の入力信号を受ける場合
などにおいて、必要に応じて複数の終端用抵抗を設ける
ことができる。
［発明の効果］
以上説明したように、本発明は、半導体装置内に特性イ
ンピーダンスを整合させるための終端用抵抗を設けたも
のであるので、本発明によれば、半導体装置内の特性イ
ンピーダンスを半導体装置外部の特性インピーダンスと
整合させることができ、高周波で動作する半導体素子に
おいて入力信号の反射を防止し信号波形の歪を抑止する
ことができる。したがって、本発明によれば、半導体装
置を半導体素子の動作限界の周波数帯まで歪なく動作さ
せることができる。
ンピーダンスを整合させるための終端用抵抗を設けたも
のであるので、本発明によれば、半導体装置内の特性イ
ンピーダンスを半導体装置外部の特性インピーダンスと
整合させることができ、高周波で動作する半導体素子に
おいて入力信号の反射を防止し信号波形の歪を抑止する
ことができる。したがって、本発明によれば、半導体装
置を半導体素子の動作限界の周波数帯まで歪なく動作さ
せることができる。
第１図（ａ）、（ｂ）は、本発明の一実施例を示す断面
図と平面図、第２図（ａ）、（ｂ）は、本発明の他の実
施例を示す断面図と平面図、第３図は、従来例の断面図
である。 １０・・・半導体素子、 １１・・・半導体基板、１
２・・・回路素子部、 １３・・・電極、 １
４・・・裏面電極、 ２０・・・金属線、 ３０・
・・パッケージ、 ３０ａ・・・凹部、 ３０ｂ・
・・パッケージ裏面、 ３１・・・蓋体、 ４０．４
１・・・電路、４２・・・内部端子、 ４３・・
・グイパッド、４４・・・ピン、 ４５・・・終
端用電源ビン、４６・・・終端用抵抗、 ５０・・
・第１の段部、５１・・・第２の段部。
図と平面図、第２図（ａ）、（ｂ）は、本発明の他の実
施例を示す断面図と平面図、第３図は、従来例の断面図
である。 １０・・・半導体素子、 １１・・・半導体基板、１
２・・・回路素子部、 １３・・・電極、 １
４・・・裏面電極、 ２０・・・金属線、 ３０・
・・パッケージ、 ３０ａ・・・凹部、 ３０ｂ・
・・パッケージ裏面、 ３１・・・蓋体、 ４０．４
１・・・電路、４２・・・内部端子、 ４３・・
・グイパッド、４４・・・ピン、 ４５・・・終
端用電源ビン、４６・・・終端用抵抗、 ５０・・
・第１の段部、５１・・・第２の段部。
Claims (1)
- 半導体基板の表面領域内に回路素子が形成されその表
面に電極が形成されている半導体素子と、外部端子、内
部端子およびこれらの端子間を接続する電路を有し前記
半導体素子を収納するパッケージとからなり、前記半導
体素子の電極と前記パッケージの内部端子とが接続され
ている半導体装置において、前記外部端子と前記内部端
子との間には、内部回路の特性インピーダンスと外部回
路の特性インピーダンスとの整合をとるための終端抵抗
が接続されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27318889A JPH03135052A (ja) | 1989-10-20 | 1989-10-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27318889A JPH03135052A (ja) | 1989-10-20 | 1989-10-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03135052A true JPH03135052A (ja) | 1991-06-10 |
Family
ID=17524327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27318889A Pending JPH03135052A (ja) | 1989-10-20 | 1989-10-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03135052A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011143617A (ja) * | 2010-01-15 | 2011-07-28 | Fuji Xerox Co Ltd | プリントヘッドおよび画像形成装置 |
-
1989
- 1989-10-20 JP JP27318889A patent/JPH03135052A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011143617A (ja) * | 2010-01-15 | 2011-07-28 | Fuji Xerox Co Ltd | プリントヘッドおよび画像形成装置 |
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