JPH0345406B2 - - Google Patents
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- Publication number
- JPH0345406B2 JPH0345406B2 JP59096002A JP9600284A JPH0345406B2 JP H0345406 B2 JPH0345406 B2 JP H0345406B2 JP 59096002 A JP59096002 A JP 59096002A JP 9600284 A JP9600284 A JP 9600284A JP H0345406 B2 JPH0345406 B2 JP H0345406B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- latch
- input
- signal processing
- latch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路のテスト回路に関し、特に
パイプライン処理を行う回路のテスト回路に関す
る。
パイプライン処理を行う回路のテスト回路に関す
る。
一般に、パイプライン処理はある一定時間内
（以下、ピツチとよぶ）に各ブロツクがそれぞれ
の受けもつ処理を終了させ、次の回路へ処理した
データを送るために次の回路との間にラツチを入
れておくことが多い。しかしながら、パイプライ
ン処理を行う回路に故障等が起こつた場合には、
複数のブロツクで処理の施された出力しか出力端
子に得られないので、故障の箇所を見つけ出すこ
とは容易ではない。
（以下、ピツチとよぶ）に各ブロツクがそれぞれ
の受けもつ処理を終了させ、次の回路へ処理した
データを送るために次の回路との間にラツチを入
れておくことが多い。しかしながら、パイプライ
ン処理を行う回路に故障等が起こつた場合には、
複数のブロツクで処理の施された出力しか出力端
子に得られないので、故障の箇所を見つけ出すこ
とは容易ではない。
このため、パイプライン演算機構の処理実行ユ
ニツトの入力と出力の位置にラツチ回路を設け、
このラツチ回路にテストパターンを入力するとと
もに処理結果を出力させる構成としたパイプライ
ン演算装置のテスト回路が提案されている（特開
昭58−207152号公報）。
ニツトの入力と出力の位置にラツチ回路を設け、
このラツチ回路にテストパターンを入力するとと
もに処理結果を出力させる構成としたパイプライ
ン演算装置のテスト回路が提案されている（特開
昭58−207152号公報）。
しかしこの方法では、ラツチ回路を切換えて次
段のテストパターン入力として使用することがで
きないし、また、テストモードと通常モードとを
切換えながらテストパターンを入力して期待値と
比較することができない問題がある。
段のテストパターン入力として使用することがで
きないし、また、テストモードと通常モードとを
切換えながらテストパターンを入力して期待値と
比較することができない問題がある。
本発明は、パイプライン構成のテスト方式にお
いて、ラツチ回路をシリアル入出力手段として使
用し、かつテストパターンの切換を可能として、
そのテストの実行能力を拡大し、またROMのテ
ストにも広く応用できるようにするものである。
いて、ラツチ回路をシリアル入出力手段として使
用し、かつテストパターンの切換を可能として、
そのテストの実行能力を拡大し、またROMのテ
ストにも広く応用できるようにするものである。
本発明は、第１のラツチ回路と、この第１のラ
ツチ回路の出力を入力とする信号処理回路と、こ
の信号処理回路の出力を入力とする第２のラツチ
回路とがパイプライン形態で接続され、テストモ
ード時に前記第１のラツチ回路をシリアルレジス
タとして動作させてテストパターンデータを入力
する手段と、テストモード時に前記第２のラツチ
回路をシリアルレジスタとして動作させて前記信
号処理回路が出力したデータを前記第２のラツチ
回路から出力する手段とを設けた集積回路におい
て、前記第１のラツチ回路は二つのラツチ回路を
備え、この二つの第１のラツチ回路には、それぞ
れ異なる入力端子からのテストパターンデータが
シリアルで入力され、上記信号処理回路が行う処
理を終了する一定時間分テストモードが解除され
て上記信号処理回路に上記入力されたテストパタ
ーンデータを入力する構成であり、前記第２のラ
ツチ回路は上記信号処理回路が行う処理を終了す
る一定時間分テストモードが解除されたときに前
記信号処理回路で処理された結果をラツチする構
成であることを特徴とする。
ツチ回路の出力を入力とする信号処理回路と、こ
の信号処理回路の出力を入力とする第２のラツチ
回路とがパイプライン形態で接続され、テストモ
ード時に前記第１のラツチ回路をシリアルレジス
タとして動作させてテストパターンデータを入力
する手段と、テストモード時に前記第２のラツチ
回路をシリアルレジスタとして動作させて前記信
号処理回路が出力したデータを前記第２のラツチ
回路から出力する手段とを設けた集積回路におい
て、前記第１のラツチ回路は二つのラツチ回路を
備え、この二つの第１のラツチ回路には、それぞ
れ異なる入力端子からのテストパターンデータが
シリアルで入力され、上記信号処理回路が行う処
理を終了する一定時間分テストモードが解除され
て上記信号処理回路に上記入力されたテストパタ
ーンデータを入力する構成であり、前記第２のラ
ツチ回路は上記信号処理回路が行う処理を終了す
る一定時間分テストモードが解除されたときに前
記信号処理回路で処理された結果をラツチする構
成であることを特徴とする。
以下図面を用いて実施例を説明する。
第１図は本発明の一実施例としてあげた２段の
加算回路網である。１〜７は１ピツチを周期とす
るクロツクにより動作するラツチ回路であり、シ
フト・レジスタの機能も備えている。８〜１０は
加算回路である。通常は、回路１〜７はラツチ回
路として動作するため、１発目のクロツクで前段
の加算回路の演算結果を取り込んで後段の加算回
路へ出力し、次のクロツクで前段の加算回路の次
の演算結果を取り込んで再び後段の加算回路へ送
る。
加算回路網である。１〜７は１ピツチを周期とす
るクロツクにより動作するラツチ回路であり、シ
フト・レジスタの機能も備えている。８〜１０は
加算回路である。通常は、回路１〜７はラツチ回
路として動作するため、１発目のクロツクで前段
の加算回路の演算結果を取り込んで後段の加算回
路へ出力し、次のクロツクで前段の加算回路の次
の演算結果を取り込んで再び後段の加算回路へ送
る。
こうして、パイプライン処理を行つているが、
テスト・モードになると、回路１〜７はラツチ回
路として動作せずシフト・レジスタとして動作す
る。テスト・モードとするために、図示しないテ
スト・モード／通常モード切換端子が設けられて
おり、この端子のレベル制御、または通常モード
において禁止されている信号の供給によりテスト
モードとしている。
テスト・モードになると、回路１〜７はラツチ回
路として動作せずシフト・レジスタとして動作す
る。テスト・モードとするために、図示しないテ
スト・モード／通常モード切換端子が設けられて
おり、この端子のレベル制御、または通常モード
において禁止されている信号の供給によりテスト
モードとしている。
テストモードとなると、回路１〜７は前段から
の演算結果をラツチせず、端子Ａ，Ｂからの直列
に入力されるデータを転送し、回路１〜６のシフ
ト・レジスタのビツト数分のデータを入力する。
端子Ａ，Ｂは通常動作モードにおけるデータの入
出力端子等と共用することができる。回路１〜７
がデータをシフトレジスタとして取り込むと、１
ピツチ分だけテスト・モードを解除させて回路１
〜７をラツチとして動作させる。そうすると、加
算回路８，９、および１０はそれぞれラツチ１と
２，３と４，５と６にそれぞれラツチされている
データを入力として加算を行い、後段のラツチ
５，６，７がそれぞれの加算結果をテスト・モー
ドを解除した時のピツチ内のクロツクによりラツ
チする。加算結果のラツチ後は、前述の切換端子
を制御することにより、再びテスト・モードに切
換えて、回路１〜７を再びシフト・レジスタとし
てて動作させる。これによつて、ラツチ５，６，
７は加算回路８，９，１０の行つた演算結果をそ
れぞれシリアルに端子Ｃ，ＤおよびＥへと出力す
る。端子Ｃ，ＤおよびＥは通常動作モードにおけ
るデータの入出力端子と共用できる。またテスト
モード切換端子も共用できる。
の演算結果をラツチせず、端子Ａ，Ｂからの直列
に入力されるデータを転送し、回路１〜６のシフ
ト・レジスタのビツト数分のデータを入力する。
端子Ａ，Ｂは通常動作モードにおけるデータの入
出力端子等と共用することができる。回路１〜７
がデータをシフトレジスタとして取り込むと、１
ピツチ分だけテスト・モードを解除させて回路１
〜７をラツチとして動作させる。そうすると、加
算回路８，９、および１０はそれぞれラツチ１と
２，３と４，５と６にそれぞれラツチされている
データを入力として加算を行い、後段のラツチ
５，６，７がそれぞれの加算結果をテスト・モー
ドを解除した時のピツチ内のクロツクによりラツ
チする。加算結果のラツチ後は、前述の切換端子
を制御することにより、再びテスト・モードに切
換えて、回路１〜７を再びシフト・レジスタとし
てて動作させる。これによつて、ラツチ５，６，
７は加算回路８，９，１０の行つた演算結果をそ
れぞれシリアルに端子Ｃ，ＤおよびＥへと出力す
る。端子Ｃ，ＤおよびＥは通常動作モードにおけ
るデータの入出力端子と共用できる。またテスト
モード切換端子も共用できる。
このような構成により、個々の加算回路８，９
および１０を同時にテストすることができ、ま
た、テストするために必要な入出力端子は通常モ
ードの時に使用している端子と共有し、テスト・
モードの時に切換えられるようにすれば、素子数
もたいして増加させることなく、テストが容易と
なつたパイプライン処理の集積回路化を図ること
ができる。
および１０を同時にテストすることができ、ま
た、テストするために必要な入出力端子は通常モ
ードの時に使用している端子と共有し、テスト・
モードの時に切換えられるようにすれば、素子数
もたいして増加させることなく、テストが容易と
なつたパイプライン処理の集積回路化を図ること
ができる。
ここでは、例として加算回路網を挙げたがこの
他にROMダンプ等、パイプライン処理を行うブ
ロツクには容易に実現できる。
他にROMダンプ等、パイプライン処理を行うブ
ロツクには容易に実現できる。
以上説明したように、本発明は、ラツチ回路を
テストモード時にはシリアルレジスタとして使用
しながら、モードを切り換えてラツチ回路として
使用してテストパターンを入力しながらその処理
結果を出力して期待値と比較することができる。
このため、テスト時間を短縮することもでき、ま
たROMのデータ出力のテストにも応用すること
ができる。さらにLSI内部のブロツクに対しても
容易に実現できる。
テストモード時にはシリアルレジスタとして使用
しながら、モードを切り換えてラツチ回路として
使用してテストパターンを入力しながらその処理
結果を出力して期待値と比較することができる。
このため、テスト時間を短縮することもでき、ま
たROMのデータ出力のテストにも応用すること
ができる。さらにLSI内部のブロツクに対しても
容易に実現できる。
第１図は本発明の一実施例を示すブロツク構成
図。 １〜７……ラツチ回路、８〜１０……加算回
路、Ａ，Ｂ……データ入力端、Ｃ，Ｄ，Ｅ……デ
ータ出力端。
図。 １〜７……ラツチ回路、８〜１０……加算回
路、Ａ，Ｂ……データ入力端、Ｃ，Ｄ，Ｅ……デ
ータ出力端。
Claims (1)
- 【特許請求の範囲】 １ 第１のラツチ回路と、 この第１のラツチ回路の出力を入力とする信号
処理回路と、 この信号処理回路の出力を入力とする第２のラ
ツチ回路と がパイプライン形態で接続され、 テストモード時に前記第１のラツチ回路をシリ
アルレジスタとして動作させてテストパターンデ
ータを入力する手段と、 テストモード時に前記第２のラツチ回路をシリ
アルレジスタとして動作させて前記信号処理回路
が出力したデータを前記第２のラツチ回路から出
力する手段と を設けた集積回路において、 前記第１のラツチ回路は二つのラツチ回路を備
え、 この二つの第１のラツチ回路には、それぞれ異
なる入力端子からのテストパターンデータがシリ
アルで入力され、上記信号処理回路が行う処理を
終了する一定時間分テストモードが解除されて上
記信号処理回路に上記入力されたテストパターン
データを入力する構成であり、 前記第２のラツチ回路は上記信号処理回路が行
う処理を終了する一定時間分テストモードが解除
されたときに前記信号処理回路で処理された結果
をラツチする構成である ことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59096002A JPS60239834A (ja) | 1984-05-14 | 1984-05-14 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59096002A JPS60239834A (ja) | 1984-05-14 | 1984-05-14 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60239834A JPS60239834A (ja) | 1985-11-28 |
| JPH0345406B2 true JPH0345406B2 (ja) | 1991-07-11 |
Family
ID=14152907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59096002A Granted JPS60239834A (ja) | 1984-05-14 | 1984-05-14 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60239834A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2584654B2 (ja) * | 1988-03-18 | 1997-02-26 | 富士通株式会社 | データ処理装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53129553A (en) * | 1977-04-18 | 1978-11-11 | Hitachi Ltd | Diagnostic control system |
| JPS58207152A (ja) * | 1982-05-28 | 1983-12-02 | Nec Corp | パイプライン演算装置テスト方式 |
| JPS5945560A (ja) * | 1982-09-07 | 1984-03-14 | Fujitsu Ltd | スキヤンイン・アウト方式 |
-
1984
- 1984-05-14 JP JP59096002A patent/JPS60239834A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60239834A (ja) | 1985-11-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |