JPH01266765A - Ｍｉｓ型電界効果半導体装置の製造方法 - Google Patents
Ｍｉｓ型電界効果半導体装置の製造方法Info
- Publication number
- JPH01266765A JPH01266765A JP63093487A JP9348788A JPH01266765A JP H01266765 A JPH01266765 A JP H01266765A JP 63093487 A JP63093487 A JP 63093487A JP 9348788 A JP9348788 A JP 9348788A JP H01266765 A JPH01266765 A JP H01266765A
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- Japan
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- wiring
- gate electrode
- impurity diffusion
- type
- semiconductor device
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
静電気に依る破壊を防止する手段を採りながら、工程数
の増加を回避することができるＭＩＳ（ｍｅｔａｌ
１ｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
型電界効果半導体装置の製造方法に関し、 静電気に依る破壊を防止する為の加工とゲート電極・配
線の抵抗値を調節する為の加工とを同じ工程で同時に実
施するようにし、工程数の増加を来さないようにするこ
とを目的とし、 ソース領域及びドレイン領域など不純物拡散領域が作り
込まれ、且つ、ゲート電極・配線が形成された半導体基
板にイオン注入のマスクとなるべき被膜を形成する工程
と、次いで、該被膜を選択的にエツチングして静電気に
依る破壊が発生し易い位置に在る不純物拡散領域及び抵
抗値を調節すべきゲート電極・配線のそれぞれに対応す
る開口を形成する工程と、次いで、該開口から不純物イ
オンを注入して不純物拡散領域を深くすると共にゲート
電極・配線の抵抗値を調節する工程とが含まれるよう構
成する。
の増加を回避することができるＭＩＳ（ｍｅｔａｌ
１ｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
型電界効果半導体装置の製造方法に関し、 静電気に依る破壊を防止する為の加工とゲート電極・配
線の抵抗値を調節する為の加工とを同じ工程で同時に実
施するようにし、工程数の増加を来さないようにするこ
とを目的とし、 ソース領域及びドレイン領域など不純物拡散領域が作り
込まれ、且つ、ゲート電極・配線が形成された半導体基
板にイオン注入のマスクとなるべき被膜を形成する工程
と、次いで、該被膜を選択的にエツチングして静電気に
依る破壊が発生し易い位置に在る不純物拡散領域及び抵
抗値を調節すべきゲート電極・配線のそれぞれに対応す
る開口を形成する工程と、次いで、該開口から不純物イ
オンを注入して不純物拡散領域を深くすると共にゲート
電極・配線の抵抗値を調節する工程とが含まれるよう構
成する。
本発明は、静電気に依る破壊を防止する手段を採りなが
ら、工程数の増加を回避することができるＭｉｓ型電界
効果半導体装置の製造方法に関する。
ら、工程数の増加を回避することができるＭｉｓ型電界
効果半導体装置の製造方法に関する。
近年のＭＩＳ型電界効果半導体装置に於いては、高集積
化及び高速化の為、更に微細化されつつある。
化及び高速化の為、更に微細化されつつある。
通常、半導体装置を微細化する場合は、不純物拡散領域
を浅く形成しなければならない。然しなから、そのよう
にすると、静電気に依る破壊が発生し易くなる。その理
由は定かではないが、接合容量の減少、或いは、電極・
配線を構成しているアルミニウム（Ａ１）が浅い不純物
拡散領域を突き抜は易いことに依るものと考えられてい
る。
を浅く形成しなければならない。然しなから、そのよう
にすると、静電気に依る破壊が発生し易くなる。その理
由は定かではないが、接合容量の減少、或いは、電極・
配線を構成しているアルミニウム（Ａ１）が浅い不純物
拡散領域を突き抜は易いことに依るものと考えられてい
る。
これを回避するには、不純物拡散領域を深く形成するこ
とが行われる。即ち、同じ半導体装置内に於いても、静
電気に依って破壊を生じ易い部分に在るトランジスタに
ついては不純物拡散領域を深く形成する。
とが行われる。即ち、同じ半導体装置内に於いても、静
電気に依って破壊を生じ易い部分に在るトランジスタに
ついては不純物拡散領域を深く形成する。
第８図乃至第１０図は従来例を解説する為の工程要所に
於けるＭｉｓ型電界効果半導体装置の要部切断側面図を
表し、以下、これ等の図を参照しつつ説明する。
於けるＭｉｓ型電界効果半導体装置の要部切断側面図を
表し、以下、これ等の図を参照しつつ説明する。
第８図参照
（１）例えば、窒化シリコン層などを耐酸化性マスクと
する選択的熱酸化法を適用し、ｐ型シリコン半導体基板
１に二酸化シリコンからなるフィールド絶縁層２を形成
する。
する選択的熱酸化法を適用し、ｐ型シリコン半導体基板
１に二酸化シリコンからなるフィールド絶縁層２を形成
する。
（２）耐酸化性マスクとして用いた窒化シリコン層を除
去してｐ型シリコン半導体基板１の能動領域表面を露出
させる。
去してｐ型シリコン半導体基板１の能動領域表面を露出
させる。
（３）熱酸化法を適用し、二酸化シリコンからなるゲー
ト絶縁層２を形成する。
ト絶縁層２を形成する。
（４）化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐ。
ｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用し、多
結晶シリコン層を成長させる。
結晶シリコン層を成長させる。
（５）通常のフォト・リソグラフィ技術を適用し、前記
多結晶シリコン層のバターニングを行い、ゲート電極４
Ｇｚ、 ４ Ｇｌｔ、 ４ Ｇ□或いはその他の
電極・配線を形成する。
多結晶シリコン層のバターニングを行い、ゲート電極４
Ｇｚ、 ４ Ｇｌｔ、 ４ Ｇ□或いはその他の
電極・配線を形成する。
尚、ゲート電極４Ｇ□は、ゲート電極４Ｇｚ或いはゲー
ト電極４Ｇ＋ｚを有するトランジスタの列に隣接する列
に属するトランジスタのものであることは云うまでもな
い。
ト電極４Ｇ＋ｚを有するトランジスタの列に隣接する列
に属するトランジスタのものであることは云うまでもな
い。
（６）ゲート電極４Ｇ１１などをマスクとするセルフ・
アライメント方式のイオン注入法を適用することに依っ
て例えばＡｓイオンの打ち込みを行い、ｎ＋＋ソース領
域５Ｓｚや５Ｓ＋ｚなど、及び、ｎ＋型トドレイン領域
５Ｄ＋＋５Ｄ、□などをそれぞれ形成する。
アライメント方式のイオン注入法を適用することに依っ
て例えばＡｓイオンの打ち込みを行い、ｎ＋＋ソース領
域５Ｓｚや５Ｓ＋ｚなど、及び、ｎ＋型トドレイン領域
５Ｄ＋＋５Ｄ、□などをそれぞれ形成する。
尚、この時、ゲート電極４Ｇ１１などにもＡｓ 。
イオンが打ち込まれ、導電性化の準備がなされる。
第９図参照
（７）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセスを適用することに依って開ロアＡを有する
フォト・レジスト層７を形成する。
ト・プロセスを適用することに依って開ロアＡを有する
フォト・レジスト層７を形成する。
（８）再び、ゲート電極４Ｇｒ＋をマスクとするセルフ
・アライメント方式のイオン注入法を適用することに依
って、前回と同様、Ａｓイオンの打ち込みを行う。
・アライメント方式のイオン注入法を適用することに依
って、前回と同様、Ａｓイオンの打ち込みを行う。
尚、この場合、加速エネルギを前回よりも大きくして、
Ａｓイオンが深く注入されるようにする。
Ａｓイオンが深く注入されるようにする。
第１０図参照
（９）適当な時期、例えば、アルミニウム＜Ａｌ）から
なる電極・配線が形成され、その上を覆う二酸化シリコ
ンからなる保護層が形成された段階で、前記打ち込まれ
たＡｓを活性化すると共にオーミック・コンタクトを低
抵抗化する熱処理を行うと、前記したように深くなった
ｎ＋＋ソース領域５Ｓ＋＋並びにｎ＋型トドレイン領域
５Ｄ１１実際に動作可能になる。
なる電極・配線が形成され、その上を覆う二酸化シリコ
ンからなる保護層が形成された段階で、前記打ち込まれ
たＡｓを活性化すると共にオーミック・コンタクトを低
抵抗化する熱処理を行うと、前記したように深くなった
ｎ＋＋ソース領域５Ｓ＋＋並びにｎ＋型トドレイン領域
５Ｄ１１実際に動作可能になる。
尚、図では、アルミニウム電極・配線や保護層などは省
略しである。
略しである。
前記のように製造されたＭｉｓ型電界効果半導体装置に
於いては、ゲート電極４ＧＩＩを有するトランジスタが
静電気に依って破壊され易いので、それに対する構造上
の処置をとったのであるが、ｎ＋型ソース領域５ＳＩＩ
及びｎ１型ドレイン領域５０ｚの拡散を深くするには、
その部分のみの再度のイオン注入用開口の形成及びイオ
ン注入を実施することが必要であり、その分だけ工程数
の増加を招来している。
於いては、ゲート電極４ＧＩＩを有するトランジスタが
静電気に依って破壊され易いので、それに対する構造上
の処置をとったのであるが、ｎ＋型ソース領域５ＳＩＩ
及びｎ１型ドレイン領域５０ｚの拡散を深くするには、
その部分のみの再度のイオン注入用開口の形成及びイオ
ン注入を実施することが必要であり、その分だけ工程数
の増加を招来している。
また、これとは別に、ＭＩＳ型電界効果半導体装置が微
細化されるにつれて多結晶シリコン或いはポリサイド（
ｐｏｌｙｓｉｄｅ）からなるゲート電極・配線の抵抗値
管理も困難になってきた。
細化されるにつれて多結晶シリコン或いはポリサイド（
ｐｏｌｙｓｉｄｅ）からなるゲート電極・配線の抵抗値
管理も困難になってきた。
即ち、この種のゲート電極・配線で問題になるのは、通
常、高抵抗化する場合であるが、稀にはチップ内の一部
のトランジスタについては他の大部分のトランジスタに
比較して低抵抗化してしまい、動作タイミングを合わせ
ることができないなどの問題も生ずる為、全てのトラン
ジスタが所望の抵抗値になるよう制御する必要がある。
常、高抵抗化する場合であるが、稀にはチップ内の一部
のトランジスタについては他の大部分のトランジスタに
比較して低抵抗化してしまい、動作タイミングを合わせ
ることができないなどの問題も生ずる為、全てのトラン
ジスタが所望の抵抗値になるよう制御する必要がある。
然しなから、ゲート電極・配線が微細化された場合１、
例えば、その幅が僅かに相違しても影響は顕著に現れる
。これを防ぐには、ゲート電極・配線にも抵抗値調節の
為の独立したイオン注入及びその関連工程を設定すれば
良いが、この場合も工程数の増加に結び付くことから、
このような抵抗値管理は実施されていない。
例えば、その幅が僅かに相違しても影響は顕著に現れる
。これを防ぐには、ゲート電極・配線にも抵抗値調節の
為の独立したイオン注入及びその関連工程を設定すれば
良いが、この場合も工程数の増加に結び付くことから、
このような抵抗値管理は実施されていない。
本発明は、静電気に依る破壊を防止する為の加工とゲー
ト電極・配線の抵抗値を調節する為の加工とを同じ工程
で同時に実施するようにし、工程数の増加を来さないよ
うにする。
ト電極・配線の抵抗値を調節する為の加工とを同じ工程
で同時に実施するようにし、工程数の増加を来さないよ
うにする。
第１図は本発明の詳細な説明する為の半導体装置の要部
切断側面図を表し、第８図乃至第１０図に於いて用いた
記号と同記号は同部分を表すか或いは同じ意味を持つも
のとする。
切断側面図を表し、第８図乃至第１０図に於いて用いた
記号と同記号は同部分を表すか或いは同じ意味を持つも
のとする。
図に於いて、Ａは不純物拡散領域近傍部分、Ｂはゲート
電極近傍部分、４Ｇは多結晶シリコン・ゲート電極・配
線、４ＧＬは通常のゲート電極・配線部分、４ＧＨはイ
オン注入で抵抗値調節されたゲート電極・配線部分、８
Ｓは通常の不純物拡散領域部分（浅い不純物拡散領域部
分）、８Ｄはイオン注入で静電気に依る破壊に対する耐
性を向上させた不純物拡散領域部分（深い不純物拡散領
域部分）をそれぞれ示している。
電極近傍部分、４Ｇは多結晶シリコン・ゲート電極・配
線、４ＧＬは通常のゲート電極・配線部分、４ＧＨはイ
オン注入で抵抗値調節されたゲート電極・配線部分、８
Ｓは通常の不純物拡散領域部分（浅い不純物拡散領域部
分）、８Ｄはイオン注入で静電気に依る破壊に対する耐
性を向上させた不純物拡散領域部分（深い不純物拡散領
域部分）をそれぞれ示している。
本発明では、ゲート電極・配線部分４ＧＬと不純物拡散
領域部分８Ｓとに対するイオン注入及びその関連工程を
同じ工程で同時に実施し、また、ゲート電極・配線部分
４Ｇ）（と不純物拡散領域部分８Ｄとに対するイオン注
入及びその関連工程を同じ工程で同時に実施し、静電気
に依る破壊の防止及びゲート電極・配線の抵抗値調節を
少ない工程数で実現させることを可能にした。
領域部分８Ｓとに対するイオン注入及びその関連工程を
同じ工程で同時に実施し、また、ゲート電極・配線部分
４Ｇ）（と不純物拡散領域部分８Ｄとに対するイオン注
入及びその関連工程を同じ工程で同時に実施し、静電気
に依る破壊の防止及びゲート電極・配線の抵抗値調節を
少ない工程数で実現させることを可能にした。
このようなことから、本発明に依るＭＩＳ型電界効果半
導体装置の製造方法に於いては、ソース領域及びドレイ
ン領域など（例えばｎ＋型ソース領域５Ｓ１１或いは５
Ｓ＋を及びｎ＋型ドレイン領域５Ｄｚ或いは５Ｄ１！及
びｎ＋型電極コンタクト領域６等）不純物拡散領域が作
り込まれ、且つ、ゲート電極・配線（例えば多結晶シリ
コン・ゲート電極・配線４ Ｇ＋＋、 ４ Ｇｅｔ、
４ Ｇ！１等）が形成された半導体基板にイオン注
入のマスクとなるべき被Ｍ（例えばフォト・レジスト層
７）を形成する工程と、次いで、該被膜を選択的にエツ
チングして静電気に依る破壊が発生し易い位置に在る不
純物拡散領域及び抵抗値を調節すべきゲート電極・配線
のそれぞれに対応する開口（例えば開ロアＡ。
導体装置の製造方法に於いては、ソース領域及びドレイ
ン領域など（例えばｎ＋型ソース領域５Ｓ１１或いは５
Ｓ＋を及びｎ＋型ドレイン領域５Ｄｚ或いは５Ｄ１！及
びｎ＋型電極コンタクト領域６等）不純物拡散領域が作
り込まれ、且つ、ゲート電極・配線（例えば多結晶シリ
コン・ゲート電極・配線４ Ｇ＋＋、 ４ Ｇｅｔ、
４ Ｇ！１等）が形成された半導体基板にイオン注
入のマスクとなるべき被Ｍ（例えばフォト・レジスト層
７）を形成する工程と、次いで、該被膜を選択的にエツ
チングして静電気に依る破壊が発生し易い位置に在る不
純物拡散領域及び抵抗値を調節すべきゲート電極・配線
のそれぞれに対応する開口（例えば開ロアＡ。
７Ｂ、７Ｃ，７Ｄ等）を形成する工程と、次いで、該開
口から不純物イオンを注入して不純物拡散領域を深くす
ると共にゲート電極・配線の抵抗値を調節する工程とが
含まれるよう構成する。
口から不純物イオンを注入して不純物拡散領域を深くす
ると共にゲート電極・配線の抵抗値を調節する工程とが
含まれるよう構成する。
前記手段を採ることに依り、静電気に依る破壊を防止す
る為の深い不純物拡散領域を形成する工程とゲート電極
・配線の抵抗値を調節する為の不純物を拡散する工程と
は一つに集約して実施することができるので工程数が増
加することはない。
る為の深い不純物拡散領域を形成する工程とゲート電極
・配線の抵抗値を調節する為の不純物を拡散する工程と
は一つに集約して実施することができるので工程数が増
加することはない。
第２図乃至第４図は本発明一実施例を解説する為の工程
要所に於けるＭＩＳ型電界効果半導体装置の要部切断側
面図、また、第５図乃至第７図は第２図乃至第４図に見
られる線Ｙ−Ｙに沿う要部切断側面図をそれぞれ表し、
第１図、第８図乃至第１０図に於いて用いた記号と同記
号は同部分を示すか或いは同じ意味を持つものとし、以
下、第２図乃至第７図を参照しつつ説明する。
要所に於けるＭＩＳ型電界効果半導体装置の要部切断側
面図、また、第５図乃至第７図は第２図乃至第４図に見
られる線Ｙ−Ｙに沿う要部切断側面図をそれぞれ表し、
第１図、第８図乃至第１０図に於いて用いた記号と同記
号は同部分を示すか或いは同じ意味を持つものとし、以
下、第２図乃至第７図を参照しつつ説明する。
第２図及び第５図参照
（１１例えば、窒化シリコン層などを耐酸化性マスクと
する選択的熱酸化法を適用し、ｐ型シリコン半導体基板
１に二酸化シリコンからなるフィールド絶縁層２を形成
する。
する選択的熱酸化法を適用し、ｐ型シリコン半導体基板
１に二酸化シリコンからなるフィールド絶縁層２を形成
する。
（２）耐酸化性マスクとして用いた窒化シリコン層を除
去してｐ型シリコン半導体基板１の能動領域表面を露出
させる。
去してｐ型シリコン半導体基板１の能動領域表面を露出
させる。
（３）熱酸化法を適用し、二酸化シリコンからなるゲー
ト絶縁Ｎ３を形成する。
ト絶縁Ｎ３を形成する。
（４１ＣＶＤ法を適用し、多結晶シリコン層を成長させ
る。
る。
（５）通常のフォト・リソグラフィ技術を適用し、前記
多結晶シリコン層のパターニングを行い、ゲート電極４
Ｇ＋＋、 ４ ＧＨｚ、 ４ Ｇｚ＋或いはその
他の電極・配線を形成する。
多結晶シリコン層のパターニングを行い、ゲート電極４
Ｇ＋＋、 ４ ＧＨｚ、 ４ Ｇｚ＋或いはその
他の電極・配線を形成する。
（６） ゲート電極４０ｚなどをマスクとするセルフ
・アライメント方式のイオン注入法を適用することに依
って例えばＡｓイオンの打ち込みを行い、ｎ＋型ソース
領域５Ｓｚや５Ｓ＋ｚなど、及び、ｎ“型ドレイン領域
５ Ｄ＋＋や５Ｄ＋ｔなど、或いは、ｎ＋型電極コンタ
クト領域６などをそれぞれ形成する。
・アライメント方式のイオン注入法を適用することに依
って例えばＡｓイオンの打ち込みを行い、ｎ＋型ソース
領域５Ｓｚや５Ｓ＋ｚなど、及び、ｎ“型ドレイン領域
５ Ｄ＋＋や５Ｄ＋ｔなど、或いは、ｎ＋型電極コンタ
クト領域６などをそれぞれ形成する。
尚、この時、ゲート電極４Ｇ５．などにもＡｓイオンが
打ち込まれ、導電性化の準備がなされる。
打ち込まれ、導電性化の準備がなされる。
第３図及び第６図参照
（７）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセスを適用することに依って開ロアＡ、、７Ｂ
、７Ｃ，？Ｄなどを有するフォト・レジスト層７を形成
する。
ト・プロセスを適用することに依って開ロアＡ、、７Ｂ
、７Ｃ，？Ｄなどを有するフォト・レジスト層７を形成
する。
（８） イオン注入法を適用することに依って、前回
同様、Ａｓイオンの打ち込みを行い、ｎ＋型ソース領域
５ＳＩＩＳｎ＋型ドレイン領域５０ｚの不純物拡散深さ
を深くすると共にｎ＋型電極コンタクト領域６の不純物
拡散深さを深く、そして、各ゲート電極・配線の一部、
即ち、図では開ロアＢ或いは７Ｃ内に表出されたゲート
電極・配線４Ｇｇ＋の一部或いは４Ｇ＋＋の一部にＡｓ
イオンが注入されるようにする。
同様、Ａｓイオンの打ち込みを行い、ｎ＋型ソース領域
５ＳＩＩＳｎ＋型ドレイン領域５０ｚの不純物拡散深さ
を深くすると共にｎ＋型電極コンタクト領域６の不純物
拡散深さを深く、そして、各ゲート電極・配線の一部、
即ち、図では開ロアＢ或いは７Ｃ内に表出されたゲート
電極・配線４Ｇｇ＋の一部或いは４Ｇ＋＋の一部にＡｓ
イオンが注入されるようにする。
第４図及び第７図参照
（９）適当な時期、例えば、アルミニウム（Ａｌ）から
なる電極・配線が形成され、その上を覆う二酸化シリコ
ンからなる保護層が形成された段階で、前記打ち込まれ
たＡｓを活性化すると共にオーミック・コンタクトを低
抵抗化する熱処理を行うと、前記したように深くなった
ｎ＋型ソース領域５Ｓ＋＋、ｎ“型ドレイン領域５Ｄ１
、ｎ ＋型電極コンタクト９Ｍ域６が実際に動作可能に
なり、且つ、各ゲート電極・配線、例えば、ゲート電極
・配線４Ｇｚなどの抵抗値調節が完了する。尚、ゲート
電極・配線４Ｇ＋＋のうち記号４Ｇ□で１旨示した部分
は高不純物濃度になされた部分であり、また、アルミニ
ウム電極・配線や保護層などは省略しである。
なる電極・配線が形成され、その上を覆う二酸化シリコ
ンからなる保護層が形成された段階で、前記打ち込まれ
たＡｓを活性化すると共にオーミック・コンタクトを低
抵抗化する熱処理を行うと、前記したように深くなった
ｎ＋型ソース領域５Ｓ＋＋、ｎ“型ドレイン領域５Ｄ１
、ｎ ＋型電極コンタクト９Ｍ域６が実際に動作可能に
なり、且つ、各ゲート電極・配線、例えば、ゲート電極
・配線４Ｇｚなどの抵抗値調節が完了する。尚、ゲート
電極・配線４Ｇ＋＋のうち記号４Ｇ□で１旨示した部分
は高不純物濃度になされた部分であり、また、アルミニ
ウム電極・配線や保護層などは省略しである。
前記実施例に於けるゲート電極・配線の抵抗値調節につ
いては、該抵抗値を低下させる場合を説明しているが、
ゲート電極・配線の導電型がソース領域などと逆である
場合、前記のようなイオン注入を行うことで、高抵抗化
、即ち、真性半導体化することも可能である。
いては、該抵抗値を低下させる場合を説明しているが、
ゲート電極・配線の導電型がソース領域などと逆である
場合、前記のようなイオン注入を行うことで、高抵抗化
、即ち、真性半導体化することも可能である。
本発明に依るＭＩＳ型電界効果半導体装置の製造方法に
於いては、不純物拡散領域が作り込まれ、且つ、ゲート
電極・配線が形成された半導体基板にイオン注入のマス
クとなるべき被膜を形成し、該被膜を選択的にエツチン
グして静電気に依る破壊が発生し易い位置に在る不純物
拡散領域及び抵抗値を調節すべきゲート電極・配線のそ
れぞれに対応する開口を形成し、該開口から不純物イオ
ンを注入して不純物拡散領域を深くすると共にゲート電
極・配線の抵抗値を調節している。
於いては、不純物拡散領域が作り込まれ、且つ、ゲート
電極・配線が形成された半導体基板にイオン注入のマス
クとなるべき被膜を形成し、該被膜を選択的にエツチン
グして静電気に依る破壊が発生し易い位置に在る不純物
拡散領域及び抵抗値を調節すべきゲート電極・配線のそ
れぞれに対応する開口を形成し、該開口から不純物イオ
ンを注入して不純物拡散領域を深くすると共にゲート電
極・配線の抵抗値を調節している。
前記構成を採ることに依り、静電気に依る破壊を防止す
る為の深い不純物拡散領域を形成する工程とゲート電極
・配線の抵抗値を調節する為の不純物を拡散する工程と
は一つに集約して実施することができるので工程数が増
加することはない。
る為の深い不純物拡散領域を形成する工程とゲート電極
・配線の抵抗値を調節する為の不純物を拡散する工程と
は一つに集約して実施することができるので工程数が増
加することはない。
第１図は本発明の詳細な説明する為の半導体装置の要部
切断側面図、第２図乃至第４図は本発明一実施例を説明
する為の工程要所に於けるＭＩＳ型電界効果半導体装置
の要部切断側面図、第５図乃至第７図は第２図乃至第４
図に見られる線Ｙ−Ｙに沿う要部切断側面図、第８図乃
至第１０図は従来例を説明する為の工程要所に於けるＭ
ＩＳ型電界効果半導体装置の要部切断側面図をそれぞれ
表している。 図に於いて、１はシリコン半導体基板、２はフィールド
絶縁層、３はゲート絶縁層、４Ｇｚ、４゜Ｇ、□、４Ｇ
ｉ＋はゲート電極・配線、５Ｓ＋を及び５Ｓ１２はソー
ス領域、５Ｄｚ及び５Ｄｌ！はドレイン領域、６は電極
コンタクト領域、７はフォト・レジスト層、７Ａ、７Ｂ
、７Ｃ，７Ｄは開口をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 −
切断側面図、第２図乃至第４図は本発明一実施例を説明
する為の工程要所に於けるＭＩＳ型電界効果半導体装置
の要部切断側面図、第５図乃至第７図は第２図乃至第４
図に見られる線Ｙ−Ｙに沿う要部切断側面図、第８図乃
至第１０図は従来例を説明する為の工程要所に於けるＭ
ＩＳ型電界効果半導体装置の要部切断側面図をそれぞれ
表している。 図に於いて、１はシリコン半導体基板、２はフィールド
絶縁層、３はゲート絶縁層、４Ｇｚ、４゜Ｇ、□、４Ｇ
ｉ＋はゲート電極・配線、５Ｓ＋を及び５Ｓ１２はソー
ス領域、５Ｄｚ及び５Ｄｌ！はドレイン領域、６は電極
コンタクト領域、７はフォト・レジスト層、７Ａ、７Ｂ
、７Ｃ，７Ｄは開口をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 −
Claims (1)
- 【特許請求の範囲】 ソース領域及びドレイン領域など不純物拡散領域が作
り込まれ、且つ、ゲート電極・配線が形成された半導体
基板にイオン注入のマスクとなるべき被膜を形成する工
程と、 次いで、該被膜を選択的にエッチングして静電気に依る
破壊が発生し易い位置に在る不純物拡散領域及び抵抗値
を調節すべきゲート電極・配線のそれぞれに対応する開
口を形成する工程と、次いで、該開口から不純物イオン
を注入して不純物拡散領域を深くすると共にゲート電極
・配線の抵抗値を調節する工程と が含まれてなることを特徴とするＭＩＳ型電界効果半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093487A JPH01266765A (ja) | 1988-04-18 | 1988-04-18 | Ｍｉｓ型電界効果半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093487A JPH01266765A (ja) | 1988-04-18 | 1988-04-18 | Ｍｉｓ型電界効果半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01266765A true JPH01266765A (ja) | 1989-10-24 |
Family
ID=14083700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63093487A Pending JPH01266765A (ja) | 1988-04-18 | 1988-04-18 | Ｍｉｓ型電界効果半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01266765A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103594511A (zh) * | 2012-08-13 | 2014-02-19 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
-
1988
- 1988-04-18 JP JP63093487A patent/JPH01266765A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103594511A (zh) * | 2012-08-13 | 2014-02-19 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN103594511B (zh) * | 2012-08-13 | 2017-02-08 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
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