JPS61114342A - デ−タ処理装置の制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置でのジ目ツブスイッチングを高
速に処理する手段に関する。

〔従来の技術〕

データ処理装置での従来例ジョツブスイッチング手段で
は、オペレイティングシステム（以下、Ｏ８という、）
が各種資源の保存をソフトウェア的に退避および回復し
て実行していた。

〔発明が解決しようとする問題点〕

このようなジョツブスイッチング手段では、ジＷ７ブス
イツチングに時間を費す欠点があった。

本発明はこのような欠点を解決し、ジョツブスイッチン
グを瞬時に完了し、かつ多段レベルのジョツブスイッチ
ングを可能にするデータ処理装置の制御装置を提供する
ことを目的とする。

〔問題点を解決するための手段〕

本発明は、ジョツブの割込処理を指定する命令を退避す
る割込命令レジスタと、この割込命令レジスタから読出
される命令に基づいて実行される処理にかかわる情報を
退避する資源とを備えたデータ処理装置の制御装置で、
前述の問題点を解決するための手段として、上記資源は
、番号の付されたスタックレジスタを含み、また、上記
スタックレジスタの番号を指定し、この指定されたスタ
ックレジスタを有効にするスタック指定手段と、上記割
込命令レジスタに割込命令が存在することを認識する認
識手段と、この認識手段の出力に基づいて上記スタック
指定手段を有効にし、割込処理開始ごとに上記スタック
指定手段の番号をｎ番（ただし、ｎは自然数）分加算し
、この割込処理が終了するごとに上記スタック指定手段
の番号をｎ番分減算する加減算手段とを備えたことを特
徴とする。

〔作用〕

スタック指定手段の番号が「ｊｌ」に設定され、資源に
よってジョツブＬが実行されているとする。

このジョツブ実行中に割込処理が発生すると、スタック
指定手段の内容はｒｌから「ｌ＋ｎ」に設定変更され、
割込処理プログラムが実行される。

この割込処理プログラムの実行終了に伴い、スタック指
定手段の内容は「ト１」からｒｌＪに設定変更され、た
だちに前記ジョツブＬの処理が続行される。

割込処理が多段に発生すると、内容のｒｎＪ加算をこの
多段の回数と同じ回数繰返して割込処理を実行し、終了
後にスタック指定手段の内容は「ｌ」に設定変更される
。

〔実施例〕

以下、本発明実施例装置を図面に基づいて説明する。

第１図はこの実施例装置の構成を示すブロック構成図で
ある。第２図はこの実施例装置に用いられるメモリアド
レスレジスタのスタック構造を示す概念図である。第３
図はこの実施例装置の動作を示すシーケンス図である。

まず、この実施例装置の構成を第１図に基づいて説明す
る。この実施例装置である制御装置１はメモリアドレス
レジスタ１０と、データバッファレジスタ２０と、命令
レジスタ３０と、割込要求レジスタ４０と、オア回路４
１と、汎用レジスタ５０〜５ｎと、制御レジスタ６０と
、演算回路７０と、スタックポインタ８０、−加算回路
８１と、−減算回路８２と、制御メモリアドレスレジス
タ９０と、制御メモリ１００　と、制御メモリ命令レジ
スタ１１０と、アンド回路１１２と、定数レジスタ１１
３と、ゲート回路１１４と、バス１２０とを備える。

メモリアドレスレジスタ１０の第一の人出力、データバ
ッファレジスタ２０の第一の入出力、命令レジスタ３０
の第一の入出力、割込要求レジスタ４０の第一の入出力
、汎用レジスタ５０の第一の入出力、制御レジスタ６０
の第一の入出力および演算回路７０の入出力はバス１２
０に接続される。メモリアドレスレジスタ１０の第二の
出力は外部のメモリ装置２の入力に接続され、データバ
ッファレジスタ２０の第二の入力および命令レジスタ３
０の第二の人力は外部のメモリ装置２の出力に接続され
る。

命令レジスタ３０の第二の出力は制御メモリアドレスレ
ジスタ９０の第一の入力に接続され、制御メモリアドレ
スレジスタ９０の出力は制御メモリ１００の入力に接続
される。制御メモリ１００の出力は制御メモリ命令レジ
スタ１１０の入力に接続され、制御メモリ命令レジスタ
１１０の出力はアンド回路１１２の第一の人力に接続さ
れる。割込要求レジスタ４０のそれぞれのビットの出力
はオア回路４１のそれぞれの入力に接続され、オア回路
４１の出力はアンド回路１１２の第二の入力に接続され
る。アンド回路１１２の出力はゲート回路１１４の第二
の入力に接続される。定数レジスタ１１３の出力はゲー
ト回路１１４の第一の入力に接続され、ゲート回路１１
４の出力は制御メモリアドレスレジスタ９０の第二の入
力に接続される。

スタックポインタ８０の第一の出力は一加算回路８１の
入力に接続され、−加算回路８１の出力はスタックポイ
ンタ８０の第一の入力に接続される。スタックポインタ
８０の第二の出力は一減算回路８２の入力に接続され、
−減算回路８２の出力はスタックポインタ８０の第二の
入力に接続される。スタックポインタ８０の第三の出力
はメモリアドレスレジスタ１０の第二の入力に接続され
、スタックポインタ８０の第四の出力は汎用レジスタ５
０〜５ｎの第二の入力に接続され、スタックポインタ８
０の第五の出力は制御レジスタ６０の第二の入力に接続
される。

ここで、制御装置１の資源のうち、メモリアドレスレジ
スタ１０と、汎用レジスタ５０〜５ｎと、制御レジスタ
６０とはスタック構造を有するレジスタである。スタッ
クポインタ８０はメモリアドレスレジスタ１０、汎用レ
ジスタ５０〜５ｎおよび制御レジスタ６０に共通に使用
される。

次に、メモリアドレスレジスタのスタック構造を第２図
に基づいて説明する。メモリアドレスレジスタ１０はメ
モリアドレスのスタックレジスタ１１〜ｌｌ１１を有し
、スタックポインタ８０の内容で示される番地のメモリ
アドレスのスタックレジスタが使用される。すなわち、
はじめにはスタックポインタ８０の値が「１」であるの
で、メモリアドレスのスタックレジスタ１１〜１ｍの中
の１番地目、すなわちメモリアドレスのスタックレジス
タ１２が選択され、その内容Ｂがメモリアドレスレジス
タ１ｏの内容になる。次に、メモリアドレスレジスタ１
ｏの内容が変更され、その内容をメモリアドレスのスタ
ックレジスタ１１〜１ｍに退避させるときには、スタッ
クポインタ８０の内容が「＋１」に更新されて、スタッ
クポインタ８０の値が「２」になり、メモリアドレスレ
ジスタ１０の内容Ｃがメモリアドレスのスタックレジス
タ１３に退避される（以下、この動作をブツシュダウン
という。）。また、メモリアドレスレジスタ１０の内容
を既に退避した直前の内容に戻すときには、スタックポ
インタ８ｏの内容が「−１」に更新されてスタックポイ
ンタ８ｏの値が「０」になりメモリアドレスのスタック
レジスタ１１の内容Ａがメモリアドレスレジスタ１０に
回復される（以下、この動作をホップアップという。）
。

ここでは、メモリアドレスレジスタ１０とスタックポイ
ンタ８０との関係を説明したが汎用レジスタ５０〜５ｎ
とスタックポインタ８０の関係、および制御レジスタ６
０とスタックポインタ８０の関係も同様である。

次に割込み時の動作を第１図に基づいて説明する。

オア回路４１では割込要求レジスタ４０の中に割込があ
るかないかが判定される。ビット１１１は割込を許可す
るマイクロプログラムの割込要求許可ビットである。ア
ンド回路１１２では割込が許可されたときに割込要求が
あったことが示される。定数レジスタ１１３では割込処
理を実行するマイクロプログラムアドレスＣ（定数）が
格納される。また、ゲート回路１１４を経由してこの定
数Ｃが制御メモリアドレスレジスタ９０に設定される。

通常すべての命令には、その命令を実行するマイクロプ
ログラムの最終ステップで割込要求許可ビット１１１に
「１」が設定される。最終ステップ以外ではこの割込要
求は許可されない０割込要求レジスタ４０のすべてのピ
ントに「１」が設定されていない場合すなわち割込要求
がない場合には、オア回路４１の出力はｒＯＪになって
アンド回路１１２は成立せず、したがって割込処理用マ
イクロプログラムアドレスＣを有する定数レジスタ１１
３の値は制御メモリアドレスレジスタ９０には設定され
ない。

一方、割込要求レジスタ４０のいずれかのビットに「１
」が設定されると、オア回路４１は「１」を出力しアン
ド回路１１２は成立して「１」となり、定数レジスタ１
１３の内容Ｃはゲート回路１１４を経由して制御メモリ
アドレスレジスタ９０に設定される。これにより、マイ
クロプログラムは、Ｃ番地から実行される。Ｃ番地から
のマイクロプログラムにより一加算回路８１は動作して
、スタックポインタ８０の値が「＋１」になり、「＋１
」されたアドレスのスタックレジスタが使用されて割込
処理が開始される。割込処理終了時には、−減算回路８
２が動作し、スタックポインタ８０の内容が「−１」さ
れて元の値に戻される。

次に、通常Ｏ８のもとで制御されるジョツブスイッチン
グとスタックポインタ８０との関係を第３図に基づいて
説明する。はじめに、Ｏ８によりジョツブＫが実行され
るものとする。この時にＯ８によりスタックポインタ８
０の値はｒｋＪに設定され、ジョツブＫに制御が移行す
る。スタックポインタ８０の内容ｒｋＪで示される資源
が使用されてジョツブにの実行が終了するとＯ３に制御
が再移行するが、このときに、スタックポインタ８０の
値はｒｓＪに設定される。スタックポインタ８０の内容
ｒｓＪで示される資源はＯ３専用の資源である。

次に、Ｏ３によりジョツブＬが実行されるものとする。

この時に、Ｏ３によりスタックポインタ８０の値は「２
」に設定され、ジョツブしに制御が移行する。ジョツブ
しはスタックポインタ８０の内容「ｌ」で示される資源
を使用して実行されるが、このときに割込みが発生した
ものとする。この時にジョツブＬの中で、スタックポイ
ンタ８０の内容は「ｌ」からｒｌｌ＋ＩＪに設定変更さ
れ、上位レベルの割込処理プログラムが実行され、この
プログラムの実行が終了するとスタックポインタ８０の
内容は割込処理プログラムによりＩｌ＋ＩＪから「２」
に設定変更され、ジョツブしはスタックポインタ８０の
値「２」で示される資源を使用してジョツブＬの実行が
続行される。ジョツブＬの実行が終了すると、またＯ８
に戻すためにスタックポインタ８０の内容がＩＩＪから
ｒｓＪに設定される。

このように、Ｏ３または各ジョツブはスタックポインタ
の値を設定するだけでジョツブスイッチングが短時間に
実行される。また、この場合にジョツブＬの実行中に割
込が多段に発生してもスタックポインタの値が「ｌ」か
らｌｌ＋ｌＪに、さらに「ｌｌ＋２Ｊに設定変更され、
また「２＋２」からｒｊ！＋ＩＪに、さらにｒｌに設定
が復旧されてジョツブＬの実行を続行することができる
。

この実施例装置では、スタックポインタ８０の内容が「
＋１」または「−１」されるが、任意の値を設定してそ
の値に対応するメモリアドレスのスタックレジスタ１１
にメモリアドレスレジスタ１０の内容を退避したり、メ
モリアドレスのスタックレジスタ１１からメモリアドレ
スレジスタ１０へ内容を回復しても本発明を実行するこ
とができる。

このスタックポインタ８０の値を任意の値に設定するに
際し、スタックポインタ８０の内容を特定値に設定して
、Ｏ３などによりジョツブが実行される場合には、Ｏ３
がスタックポインタ設定命令を出力することによりこの
設定が実行される。

〔発明の効果〕

本発明は以上説明したように、従来のジョツブのスイッ
チングに要したソフトウェアによる各資源の退避および
回復の時間に比し、スタック構造を利用した資源を多面
的に有することによりジョツブのスイッチング時間を顕
著に短縮する効果がある。

【図面の簡単な説明】

第１図は本発明実施例装置の構成を示すブロック構成図
。 第２図は本発明実施例装置に用いられるスタックレジス
タの構造を示す概念図。 第３図は本発明実施例装置の動作を示すシーケンス図。 １・・・制御装置、２・・・メモリ装置、１０・・・メ
モリアドレスレジスタ、１１〜ＩＩＩ＋・・・スタック
レジスタ（メモリアドレスレジスタ用）、２０・・・デ
ータバンファレジスタ、３０・・・命令レジスタ、４０
・・・割込要求レジスタ、４１・・・オア回路、５０〜
５ｎ・・・汎用レジスタ、６０・・・制御レジスタ、７
０・・・演算回路、８０・・・スタックポインタ、８１
・・・−加算回路、８２・・・−減算回路、９０・・・
制御メモリアドレスレジスタ、１００・・・制御メモリ
、１１０・・・制御メモリ命令レジスタ、１１１・・・
割込許可ビット、１１２・・・アンド回路、１１３・・
・定数レジスタ、１１４・・・ゲート回路、１２０・・
・バス。

Claims (1)

【特許請求の範囲】
1. （１）ジョッブの割込処理を指定する命令を退避する割
   込命令レジスタと、 この割込命令レジスタから読出される命令に基づいて実
   行される処理にかかわる情報を退避する資源と を備えたデータ処理装置の制御装置において、上記資源
   は、 番号の付されたスタックレジスタを含み、 また、 上記スタックレジスタの番号を指定し、この指定された
   スタックレジスタを有効にするスタック指定手段と、 上記割込命令レジスタに割込命令が存在することを認識
   する認識手段と、 この認識手段の出力に基づいて上記スタック指定手段を
   有効にし、割込処理開始ごとに上記スタック指定手段の
   番号をｎ番（ただし、ｎは自然数）分加算し、この割込
   処理が終了するごとに上記スタック指定手段の番号をｎ
   番分減算する加減算手段と を備えたことを特徴とするデータ処理装置の制御装置。