JPH01269143A - ストアバッファ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 挾」υ辷野 本発明はストアバッファ制御方式に関し、特に命令用と
オペランド用の２つのキャッシュメモリを有する演算処
理装置におけるストアコマンドのキャッシュメモリ索引
方式に間する。

良未挾韮 従来、キャッシュメモリを有し、パイプライン方式を採
用する演算処理装置においては、ストアコマンドのアド
レス計算が命令実行前に行われ、そのストアコマンドの
ストアデータが命令実行後に求められるため、ストアコ
マンドのキャッシュメモリ索引時にはストアデータが求
められていない。

したがって、ストアデータが求められてから、すなわち
ストアコマンドのアドレスおよびデータが揃ってからキ
ャッシュメモリの索引を行えばキャッシュメモリに対す
るアクセスは１回で行うことができる。

このため、演算処理装置にはストアバッファが設けられ
、このストアバッファにストアアドレスを登録してその
ストアコマンドに対応するストアデータが求められるの
を待ち、ストアデータが求められたときにそのストアデ
ータをストアバッファに登録することにより、キャッシ
ュメモリにストアするアドレスとデータとが揃えられる
。

ストアバッファにアドレスとデータとが揃ったときに、
キャッシュメモリに対して索引要求を行い、この索引要
求がキャッシュメモリで受付けられると、キャッシュメ
モリの索引が行われる。キャッシュメモリの索引の結果
、該当アドレスが登録されていればストアバッファに登
録されたストアデータがキャッシュメモリに書込まれる
。

命令用とオペランド用の２つのキャッシュメモリを有す
る場合には、その２つのキャッシュメモリに対して夫々
索引要求が出されることになる。

キャッシュメモリにおいては、通常、ストア要求よりも
リード要求が優先的に処理されるため、ストアコマンド
によるキャッシュメモリの索引要求はキャッシュメモリ
に対するリード要求の頻度により処理速度が異なってく
る。このリード要求の頻度は命令およびオペランドの先
取りデータ証が増えるにつれて多くなり、特に命令用の
キャッシュメモリにおいては先取りデータ量が多いため
、この命令用のキャッシュメモリ対するストアコマンド
による索引要求の処理は長く待たされることになる。

このような従来の演算処理装置では、キャッシュメモリ
へのリード要求がストアバッファに登録されたストアコ
マンドによるキャッシュメモリへの索引要求よりも優先
的に処理されているので、キャッシュメモリへのリード
要求が多くなると、ストアコマンドによるキャッシュメ
モリへの索引要求が長く待たされ、ストアコマンドの処
理遅れが生ずるという欠点がある。

また、ストアコマンドのキャッシュメモリへの索引要求
が長く待たされることにより、ストアバッファには容量
以上のストアコマンドが溜まってしまうので、演算処理
を止めてストアバッファに登録されたストアコマンドを
処理しなければならなくなり、演算処理の性能が低下す
るという欠点がある。

魚曹Ｆと目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、キャッシュメモリへのリード要求の処理
を遅らせることなく、ストアバッファに登録されたスト
アコマンドの処理遅れを回避することができ、演算処理
の性能を向上させることができるストアバッファ制御方
式の提供を目的とする。

ユ凹Ｆとｉ處 本発明によるストアバッファ制御方式は、命令用および
オペランド用のキャッシュメモリと、前記命令用のキャ
ッシュメモリに格納されたデータのアドレスを保持する
アドレスアレイと、前記キャッシュメモリに書込まれる
ストアコマンドを格納するストアバッファとを有する演
算処理装置のストアバッファ制御方式であって、前記ア
ドレスアレイと同一の内容を保持するアドレス保持手段
と、前記アドレスアレイにおける索引とは独立して前記
ストアバッファに格納された前記ストアコマンドのアド
レスを前記アドレス保持手段により索引する索引手段と
を設け、前記索引手段の索引結果に応じて前記キャッシ
ュメモリに対する前記ストアコマンドの処理を行うよう
にしたことを特徴とする。

１Ｍヱ 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る０図において、本発明の一実施例による演算処理装置
は、セレクタ１〜３と、オペランド用アドレスアレイ（
ＯＡＡ）４と、命令用アドレスアレイ（ＳＩＡＡおよび
ＩＡＡ）５．６と、ストアバッファ７と、制御回路８と
を含んで構成されている。

オペランド用アドレスアレイ４には図示せぬオペランド
用のキャッシュメモリに登録済みであるデータのブロッ
クアドレスが格納されている。

命令用アドレスアレイ（ＳＩＡＡ）５には、図示せぬ命
令用のキャッシュメモリに登録済みであるデータのブロ
ックアドレスが格納されている命令用アドレスアレイ（
ＩＡＡ）６の内容がコピーされている。

オペランドリードのアドレスはオペランドアドレス信号
線１００とセレクタ１とを介してオペランド用アドレス
アレイ４に入力され、このアドレスによりオペランド用
アドレスアレイ４の索引処理が行われてオペランド用の
キャッシュメモリにデータが登録されているかどうかが
判断される。

また、オペランドストアのアドレスはオペランドアドレ
ス信号線１００を介してストアバッファ７に登録され、
ストアバッファ７でストアデータが得られるまで待たさ
れる。

命令リードのアドレスは命令アドレス信号線１０１とセ
レクタ３とを介して命令用アドレスアレイ６に入力され
、このアドレスにより命令用アドレスアレイ６の索引処
理が行われて命令用のキャッシュメモリにデータが登録
されているかどうかが判断される。

命令用アドレスアレイ５には命令アドレス信号線１０１
とセレクタ２とを介して命令アドレスが入力され、命令
用アドレスアレイ６の書込み時に同一の内容が書込まれ
ることにより、命令用アドレスアレイ６と同一の内容が
保証されている。

ストアデータが求められたストアバッフアフ内のストア
コマンドはストアアドレス信号１１１０２とセレクタ２
とを介してストアアドレスを命令用アドレスアレイ５に
出力し、ストアアドレス信号線１０２とセレクタ１とを
介してストアアドレスをオペランド用アドレスアレイ４
に出力する。このアドレスによりオペランド用アドレス
アレイ４および命令用アドレスアレイ５の索引処理が行
われる。

セレクタ２では命令用アドレスアレイ５，６の内容を更
新するとき以外は、ストアアドレス信号！１１０２を介
して入力されるストアアドレスを選択しているので、そ
のストアアドレスによる命令用アドレスアレイ５の索引
、すなわち命令用のキャッシュメモリの索引はほとんど
待たされることなく行われ、その索引結果が制御線１０
３を介して制御回路８に出力される。

また、セレクタ１では、通常、オペランドアドレス信号
線１００を介して入力されるオペランドリードのアドレ
スが選択されているので、ストアアドレスによるオペラ
ンド用アドレスアレイ４の索引はオペランドリードのア
ドレスがとぎれるまで行えないが、オペランドリードは
命令リードのように先取りが多くないこと、すなわち使
用頻度が少ないためにストアアドレスによるオペランド
用アドレスアレイ４の索引が長く待たされることはない
。

制御回路８は制御１ｉ１０３を介して入力されるストア
アドレスによる命令用アドレスアレイ５の索引結果が、
このストアアドレスに対応するデータが命令用のキャッ
シュメモリに登録されていないことを示すときには、こ
のストアアドレスによるオペランド用アドレスアレイ４
の索引処理、すなわちオペランド用のキャッシュメモリ
の索引処理の終了を待って、制御線１０６によりストア
バッファ７に登録された次のストアコマンドの処理に移
るように制御する。

制御線１０３を介して入力されるストアアドレスによる
命令用アドレスアレイ５の索引結果が、このストアアド
レスに対応するデータが命令用のキャッシュメモリに登
録されていることを示すときには、制御回路８はオペラ
ンド用のキャッシュメモリおよび命令用のキャッシュメ
モリに対してストアアドレスにリード要求のアドレス以
上の優先度を与えるように指示し、制御線１０４，１０
５によりセレクタ１．３でストアアドレス信号線１０２
を介して入力されるストアアドレスが選択されるように
制御する。これにより、該ストアアドレスの処理が行わ
れる。

すなわち、ストアアドレスに対応するデータが命令用の
キャッシュメモリに登録されていなければ命令リード要
求の処理を止めることなくストアコマンドを処理し、ス
トアアドレスに対応するデータが命令用のキャッシュメ
モリに登録されていれば優先的にストアコマンドを処理
するように制御回路８により制御される。

このように、ストアバッファ７に登録されたスドアコマ
ンドのストアアドレスによる命令用のキャッシュメモリ
の索引を独立して行わせるために、命令用のキャッシュ
メモリに登録済みであるデータのブロックアドレスが格
納されている命令用アドレスアレイ６と同一の内容を保
持する命令用アドレスアレイ５を設け、ストアアドレス
による命令用アドレスアレイ５の索引結果に応じてオペ
ランド用のキャッシュメモリおよび命令用のキャッシュ
メモリに対する該ストアコマンドの処理を行うようにす
ることによって、キャッシュメモリへのリード要求の処
理を遅らせることなく、ストアバッファ７に登録された
ストアコマンドの処理遅れを回避することができる。

すなわち、ストアアドレスによる命令用のキャッシュメ
モリの索引を命令用アドレスアレイ５を用いて行うこと
により、リード要求の処理を止めることなくストアコマ
ンドの処理を行うことができ、ストアアドレスに対応す
るデータが命令用のキャッシュメモリに登録されていて
も、リード要求の処理よりも優先的にストアコマンドを
処理することができるので、ストアコマンドの処理遅れ
を生ずることはない。

また、ストアコマンドによるキャッシュメモリへの索引
要求が長く待たされることはなくなり、ストアバッファ
７に容量以上のストアコマンドが溜まることもなくなる
ので、演算処理を止めてストアバッファに登録されたス
トアコマンドを処理する必要もなくなる。よって、演算
処理の性能を向上させることができる 五皿座夏逮 以上説明したように本発明によれば、命令用のキャッシ
ュメモリに格納されたデータのアドレスを保持するアド
レスアレイにおける索引とは独立して、このアドレスア
レイと同一の内容を保持するアドレス保持手段によりス
トアバッファに格納されたストアコマンドのアドレスを
索引し、その索引結果に応じて命令用およびオペランド
用のキャッシュメモリに対するストアコマンドの処理を
行うようにすることによって、キャッシュメモリへのリ
ード要求の処理を遅らせることなく、ストアバッファに
登録されたストアコマンドの処理遅れを回避することが
でき、演算処理の性能を向上させることができるという
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 １〜３・・・・・・セレクタ ４・・・・・・オペランド用アドレスアレイ５．６・・
・・・・命令用アドレスアレイ７・・・・・・ストアバ
ッファ ８・・・・・・制御回路

Claims (1)

【特許請求の範囲】
1. （１）命令用およびオペランド用のキャッシュメモリと
   、前記命令用のキャッシュメモリに格納されたデータの
   アドレスを保持するアドレスアレイと、前記キャッシュ
   メモリに書込まれるストアコマンドを格納するストアバ
   ッファとを有する演算処理装置のストアバッファ制御方
   式であって、前記アドレスアレイと同一の内容を保持す
   るアドレス保持手段と、前記アドレスアレイにおける索
   引とは独立して前記ストアバッファに格納された前記ス
   トアコマンドのアドレスを前記アドレス保持手段により
   索引する索引手段とを設け、前記索引手段の索引結果に
   応じて前記キャッシュメモリに対する前記ストアコマン
   ドの処理を行うようにしたことを特徴とするストアバッ
   ファ制御方式。