JPH01158541A - プログラム走行ルートの収集方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明４よ、プログラム走行ルートの収集方式に関する
。

〔従来の技術〕

従来、この種のプログラム走行ルートの収集方式として
は、データ処理装置の外部にロジックアナライザの如き
、プログラム走行ルートのトレース装置を接続し、プロ
グラムの走行ルートをオフライン的に保存する収集方式
が良く知られている。

〔発明が解決しようとする問題点〕

上述した従来の方式は、データ処理装置の外部にトレー
ス装置を接続する構成となっているので、接続を行うた
めのリード線の本数制限、またリード線の線長制限など
の物理的な制限から、プログラム走行ルートを解析する
に必要な最小限の情報しか収集できないという欠点があ
った。

また、収集された情報そのものがデータ処理装置とは全
く別個の装置内にあるため、プログラム走行ルートの解
析に当って、データ処理装置内で実行されたプログラム
との照合をオフライン的にしか実行できず解析の為に熟
練度の高い技術者を必要とするなどといった欠点もあっ
た。

〔問題点゛を解決するための手段〕

本発明の方式は、演算処理装置と主記憶装置とを接続す
るプロセッサバス上に接続され、演算処理装置から主記
憶装置へのアクセスに反応し、アクセスにかかわる情報
をサイクリックに格納する複数語からなるトレースメモ
リと、 演算処理装置から送出される信号によりトレースメモリ
への情報の格納を中断し、トレースメモリに格納された
情報をプロセッサバスを経由して主記憶装置へ転送する
手段とを有している。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の一実施例であるデータ処理装置のブ
ロック図である。

本データ処理装置は、演算処理装置１と主記憶装置２が
、プロセッサバス３により接続され、更にプロセッサバ
ス３には、トレースメモリ４とトレースメモリ制御回路
５が接続される。

トレースメモリ制御回路５は、トレースメモリ４と、メ
モリアドレス線６．メモリ書込みイネーブル線７および
メモリ読出しイネーブル線８で接続されており、更に演
算処理装置１とはトレース中断指示線９で接続されてい
る。

第２図は、トレースメモリ制御回路５を更に詳細に説明
するブロック図である。

第２図において、トレースメモリ制御回路５は、プロセ
ッサバス３に接続され、トレースメモリ４にメモリ書込
みイネーブル線７により書込みを指示するトレース条件
判定回路５１と、トレース条件判定回路５１に接続され
トレースメモリ４にメモリアドレス線６を供給するトレ
ースメモリアドレスレジスタ５２と、演算処理装置１か
らのトレース中断指示線９に接続されプロセッサバス３
を経由して、トレースメモリ４に格納されたトレース情
報の主記憶装置２への転送を制御するプロセッサバス制
御回路５３とを含んでい゛る。゛プロセッサバス制御回
路５３は、また、トレースメモリｊに対し、トレースメ
モリ読出しイネーブル線８を供給するとともにトレース
メモリアドレスレジスタ５２への＋１歩歩進量５４ｂも
供給している。更に、トレース中断指示線９は、゛トレ
ース条件判定回路５１にも接続されており、トレースメ
モリ４へのトレース情報の書込みの中断を指示する。

次に実施例の動作について、第１図及び第２図を参照し
て説明する。

データ処理装置は、主記憶装置２内に格納されたプログ
ラムを演算処理装置１が逐−取り出、し、実行するもの
であって、この場合、プロセッサバス３の上には、主記
憶装置２のメモリアドレス。

読取りデータあるいは演算処理装置１から主記憶装置２
への書込みデータ、更には演算処理装置１の主記憶装置
２へのアクセス種別識別信号などが送受信されている。

このアクセス種別識別信号には、命令フェッチ実行中、
オペランドストア実行中東にはジャンプ先命令フェッチ
実行中などのアクセス識別を含んでおり、かかるアクセ
ス種別識別信号がトレース条件判定回路５１において条
件判定され、プログラム走行ルート解析に必要なデータ
であった場合にのみメモリ書込みイネーブル線７をオン
とすることでプロセッサバス３上のデータをトレースメ
モリ４に書込むよう構成される。

このトレースメモリ４への書込み動作が完了すると、ト
レース条件判定回路５１は、トレースメモリアドレスレ
ジスタ５２に＋１歩進信号５４ａを出力し、トレースメ
モリ４に供給されるメモリアドレス線６を＋１歩進する
ことで次のトレース情報の書込みに備える。

このようなトレースメモリ４へのトレース情報の書込み
を繰り返し実行することで、複数語からなるトレースメ
モリは満杯の状態となるが、トレース中断指示線９がオ
ンとならない限りはトレースメモリ４への書込みが継続
される。すなわち、トレースメモリ４が満杯の状態にな
ると、トレースメモリアドレスレジスタ５２は初期値に
戻り、トレースメモリ４のＯ番地からトレース情報の書
込みが行われる。

このように構成することで、複数語からなるトレースメ
モリ４の内容は、常に最新のプログラムの走行ルート情
報に更新されることとなる。すなわち、トレースメモリ
アドレスレジスタ５２の示すメモリアドレスから、トレ
ースメモリ４の記憶容量分情報が最新のプログラムの走
行ルート情報となっている。

演算処理装置１におけるプログラム実行中に、プログラ
ム障害の割込みが発生した場合とか、データ処理装置全
体の動作が異常状態となりシステムの再構成を行うとい
った緊急制御動作の起動された場合とか、といったプロ
グラム実行に異常が発生すると、演算処理装置１はトレ
ース中断指示線９をオンとする。

このトレース中断指示線９がオンとなることで、トレー
ス条件判定回路５１は、この時点以降に発生するトレー
ス条件の判定を禁止し、トレースメモリ４へのメモリ書
込みイネーブル線７をオフ状態のままとする。

一方、トレース中断指示線９を受信したプロセッサバス
制御回路５３では、トレース情報を転送するための主記
憶装置２のアドレス情報をプロセッサバス３に出力する
とともにトレースメモリ４へのメモリ読出しイネーブル
線８をオンとし、トレースメモリ４からの読出しデータ
もまたプロセッサバス３上に出力することで、主記憶装
置２への書込み動作を実行する。

トレースメモリ４の１語分の主記憶装置２への書込み動
作が完了すると、＋１歩進信号５４ｂが出力され、トレ
ースメモリアドレスレジスタ５２を＋１歩進する。この
動作が、トレースメモリ４の語数骨だけ実行されること
で、主記憶装置２内に演算処理装置１でのプログラム実
行に異常が発生した直前までのプログラムの走行ルート
を保存することができる。

すなわち、演算処理装置１でのプログラム実行に異常が
発生するまでのプログラムの走行ルートが主記憶装置２
内に保存され、演算処理装置１での障害処理プログラム
などで自由に参照できる状況となっている。

〔発明の効果〕

以上、説明したように本発明は、演算処理装置と主記憶
装置とを接続するプロセッサバス上に演算処理装置から
主記憶装置へのアクセスに反応しこのアクセスにかかわ
る情報を格納する複数語からなるトレースメモリを接続
し、演算処理装置から送出される信号によりトレースメ
モリへの情報の格納を中断し、トレースメモリに格納さ
れた情報をプロセッサバスを経由して主記憶装置へ転送
する手段を設けることにより、プログラム走行ルートを
解析するに必要な情報の種類や量を制限することなく、
かつプログラム走行ルートの解析に当っては、データ処
理装置内で実行する障害処理プログラムなどで自由に参
照できる構成を採ることができ、効率的なプログラム障
害の解析手段を提供できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例であるデータ処理装置のブロ
ック図、第２図は第１図のトレースメモリ制御回路の詳
細を説明するブロック図である。 １・・・演算処理装置、２・・・主記憶装置、３・・・
プロセッサメモリ、４・・・トレースメモリ、５・・・
トレースメモリ制御回路、６・・・メモリアドレス線、
７・・・メモリ書込みイネーブル線、８・・・メモリ読
出しイネーブル線、９・・・トレース中断指示線、５１
・・・トレース条件判定回路、５２・・・トレースメモ
リアドレスレジスタ、５３・・・プロセッサバス制御回
路、５４ａ、５ｉ４ｂ−＋１歩進信号。

Claims (1)

1. 【特許請求の範囲】 　演算処理装置と主記憶装置とをプロセッサバスにより
   接続してなるデータ処理装置にあって、前記プロセッサ
   バスに接続され、前記演算処理装置から前記主記憶装置
   へのアクセスに反応し、前記アクセスにかかわる情報を
   サイクリックに格納する複数語からなるトレースメモリ
   と、 前記演算処理装置から送出される信号により前記トレー
   スメモリへの情報の格納を中断し、前記トレースメモリ
   に格納された情報を前記プロセッサバスを経由して、前
   記主記憶装置へ転送する手段とを有し、 前記演算処理装置内で実行されるプログラムの走行ルー
   トを前記主記憶装置に保存することを特徴としたデータ
   処理装置におけるプログラム走行ルートの収集方式。