JPH03238533A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH03238533A JPH03238533A JP2035437A JP3543790A JPH03238533A JP H03238533 A JPH03238533 A JP H03238533A JP 2035437 A JP2035437 A JP 2035437A JP 3543790 A JP3543790 A JP 3543790A JP H03238533 A JPH03238533 A JP H03238533A
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- JP
- Japan
- Prior art keywords
- circuit
- data
- bus interface
- control signal
- output
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 8
- 238000012360 testing method Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、内部バス上のアドレスとデータをラッチし、
バスインターフェイス端子に出力するバスインターフェ
イス回路を有するマイクロコンピュータに関する。
バスインターフェイス端子に出力するバスインターフェ
イス回路を有するマイクロコンピュータに関する。
従来、この種のバスインターフェイス回路は、第５図に
示すように、アドレスラッチクロック４１とデータラッ
チクロック４２を入力とするオア回路３３，３８、オア
回路３３の出力を反転するインバータ３４と、オア回路
３３の出力が“ｌ”となると内部バス３１上のアドレス
、データをラッチするラッチ回路３２と、ラッチ回路３
２の出力とアドレスラッチクロック４１、データラッチ
クロック４２のそれぞれ論理積をとるアンド回路３５．
３６と、アンド回路３５．３６の出力を人力とするオア
回路３７と、オア回路３８の出力が”１”のときオア回
路３７の出力をバスインターフェイス端子４０に出力す
るドライバ３９で構成されており、その動作タイミング
は内部バス３１にアドレスがのっている時はアドレスラ
ッチクロック４１に基づきラッチ回路３２がアドレスを
取り込みアンド回路３５によりバスインターフェイス端
子４０よりアドレスが出力される。マイクロコンピュー
タが演算処理などを行なっている時には処理中のデータ
が内部バス３１にのっておりその時はバスインターフェ
イス端子４０はハイインピータンスになっている。次に
、マイクロコンピュータの処理か終了しデータか内部バ
ス３１にのっている時にはデータラッチクロック４２に
基つきラッチ回路３２かデータを取り込みアンド回路３
６によりバスインターフェイス端子４ｏよりデータか出
力される。
示すように、アドレスラッチクロック４１とデータラッ
チクロック４２を入力とするオア回路３３，３８、オア
回路３３の出力を反転するインバータ３４と、オア回路
３３の出力が“ｌ”となると内部バス３１上のアドレス
、データをラッチするラッチ回路３２と、ラッチ回路３
２の出力とアドレスラッチクロック４１、データラッチ
クロック４２のそれぞれ論理積をとるアンド回路３５．
３６と、アンド回路３５．３６の出力を人力とするオア
回路３７と、オア回路３８の出力が”１”のときオア回
路３７の出力をバスインターフェイス端子４０に出力す
るドライバ３９で構成されており、その動作タイミング
は内部バス３１にアドレスがのっている時はアドレスラ
ッチクロック４１に基づきラッチ回路３２がアドレスを
取り込みアンド回路３５によりバスインターフェイス端
子４０よりアドレスが出力される。マイクロコンピュー
タが演算処理などを行なっている時には処理中のデータ
が内部バス３１にのっておりその時はバスインターフェ
イス端子４０はハイインピータンスになっている。次に
、マイクロコンピュータの処理か終了しデータか内部バ
ス３１にのっている時にはデータラッチクロック４２に
基つきラッチ回路３２かデータを取り込みアンド回路３
６によりバスインターフェイス端子４ｏよりデータか出
力される。
（発明か解決しようとする課題）
上連した従来のマイクロコンピュータのバス−インター
フェイス回路は、アドレスとデータ情報のみしか出力で
きず、そのデータを生成する途中の処理においてその状
態を観測てきないため、不良品除去のテスト時において
検出率の高いテストが期待てきないという欠点かある。
フェイス回路は、アドレスとデータ情報のみしか出力で
きず、そのデータを生成する途中の処理においてその状
態を観測てきないため、不良品除去のテスト時において
検出率の高いテストが期待てきないという欠点かある。
本発明の目的は、マイクロコンピュータがデータ処理中
の情報をバスインターフェイス端子に出力することかで
きるマイクロコンピュータを提供することＣある。
の情報をバスインターフェイス端子に出力することかで
きるマイクロコンピュータを提供することＣある。
（課題を解決するための手段〕
本発明のマイクロコンピュータは、制御信号に基づいて
バスインターフェイス回路の出力を禁止し、内部バスの
データをバスインターフェイス端子より出力する回路を
有している。
バスインターフェイス回路の出力を禁止し、内部バスの
データをバスインターフェイス端子より出力する回路を
有している。
（作 用）
したかって、データ生成処理の途中における内部バスの
状態をバスインターフェイス端子より出力できる。
状態をバスインターフェイス端子より出力できる。
（実施例）
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のマイクロコンピュータの要
部の回路図、第２図、第３図はその動作を示すタイ旦ン
グ図である。
部の回路図、第２図、第３図はその動作を示すタイ旦ン
グ図である。
このマイクロコンピュータは、アドレスクロック２１と
データラッチクロック２２を人力とするオア回路１３と
、オア回路１３の出力を反転′１−るインバータ１４と
、オア回路１３の出力か”１”となると内部バス１１−
Ｅのアドレス、データをラッチするラッチ回路１２と、
制御信号入力端子２３ど、制御信号入力端子２３からの
制御信号２６を反転するインバータ２４と、アドレスラ
ッチクロック２１とラッチ回路１２の出力とインバータ
２４の出力の論理積をとるアンド回路１５と、データラ
ッチクロック２２とラッチ回路１２の出力とインバータ
２４の出力の論理積をとるアント回路１６と、制御信号
２６が”ｌ”のとき内部バス１の内容を出力するアンド
回路２５と、アント回路１５，１６．２５の出力を入力
とするオア回路１７と、アドレスラッチクロック２１と
データラッチクロック２２と制御信号２６を人力とする
オアｌ！１路１８と、オア回路１８の出力が”１”のと
きオア回路１７の出力をバスインターフェイス端子２０
に出力するトライバ１９を有している。
データラッチクロック２２を人力とするオア回路１３と
、オア回路１３の出力を反転′１−るインバータ１４と
、オア回路１３の出力か”１”となると内部バス１１−
Ｅのアドレス、データをラッチするラッチ回路１２と、
制御信号入力端子２３ど、制御信号入力端子２３からの
制御信号２６を反転するインバータ２４と、アドレスラ
ッチクロック２１とラッチ回路１２の出力とインバータ
２４の出力の論理積をとるアンド回路１５と、データラ
ッチクロック２２とラッチ回路１２の出力とインバータ
２４の出力の論理積をとるアント回路１６と、制御信号
２６が”ｌ”のとき内部バス１の内容を出力するアンド
回路２５と、アント回路１５，１６．２５の出力を入力
とするオア回路１７と、アドレスラッチクロック２１と
データラッチクロック２２と制御信号２６を人力とする
オアｌ！１路１８と、オア回路１８の出力が”１”のと
きオア回路１７の出力をバスインターフェイス端子２０
に出力するトライバ１９を有している。
次に、この回路の動作を第２図、第３図のタイミンク図
に従って説明する。
に従って説明する。
まず、制御信号２６が”０”のときは従来例と同じくラ
ッチ回路１２にラッチされているアドレスとデータか第
２図のように出力される。次に、制御信号２６か“１”
のときはアンド回路２５が選択されるので、第３図のよ
うに、内部バス１１の情報が常時、バスインターフェイ
ス端子２ｏより観測される。つまりマイクロコンピュー
タ内部でデータを生成するための処理を実行中に内部バ
ス１１に乗ってくる処理中のデータも観測てきる。
ッチ回路１２にラッチされているアドレスとデータか第
２図のように出力される。次に、制御信号２６か“１”
のときはアンド回路２５が選択されるので、第３図のよ
うに、内部バス１１の情報が常時、バスインターフェイ
ス端子２ｏより観測される。つまりマイクロコンピュー
タ内部でデータを生成するための処理を実行中に内部バ
ス１１に乗ってくる処理中のデータも観測てきる。
第４図は本発明の第２の実施例の回路図である。この場
合制御信号２６を生成するのに端子を用いず、ラッチク
ロック２９に基づき内部バス１１の値をラッチ回路２８
が取り込むことにより実現しているため、端子が増加し
ないという利点かある。
合制御信号２６を生成するのに端子を用いず、ラッチク
ロック２９に基づき内部バス１１の値をラッチ回路２８
が取り込むことにより実現しているため、端子が増加し
ないという利点かある。
以上説明したように本発明は、制御信号に基づき内部バ
スの内容をバスインターフェイス端子に出力する回路を
有することにより、本来のバスインターフェイス回路の
機能は保ったままマイクロコンピュータがデータ処理中
の情報までもバスインターフェイス端子より観測できる
ため、不良品除去という場面において高検出率のテスト
が実現できる効果がある。
スの内容をバスインターフェイス端子に出力する回路を
有することにより、本来のバスインターフェイス回路の
機能は保ったままマイクロコンピュータがデータ処理中
の情報までもバスインターフェイス端子より観測できる
ため、不良品除去という場面において高検出率のテスト
が実現できる効果がある。
第１区は本発明の第１の実施例のマイクロコンピュータ
の回路図、第２図、第３図は本実施例の回路動作を示す
タイミンク図、第４図は本発明の第２の実施例のマイク
ロコンピュータの回路図、第５図は従来例の回路図であ
る。 １１・・・・・・・・・内部バス、 １２・・・・・・
ラッチ回路、１３、・・・・・・オア回路、 １４・
・・・・・インバータ、１５．１６・・・アント回路、 １７．１８・・・オアゲート、１９・・・・・・ドライ
バ、２０・・・・・・・・・バスインターフェイス端子
、２１・・・・・・・・・アドレスラッチクロック、２
２・・・・・・・・・データラッチクロック、２３・・
・・・・・・・制御信号入力端ｆ、２４・・・・・・・
・・インバータ、２５・・・・・・アントゲート、２５
・・・・・−・・・制御信号、 ２７・・・・・・・・・インバータ、２８・・・・・・
ラッチ回路、２９・・・・・・・・・ラッチクロック。
の回路図、第２図、第３図は本実施例の回路動作を示す
タイミンク図、第４図は本発明の第２の実施例のマイク
ロコンピュータの回路図、第５図は従来例の回路図であ
る。 １１・・・・・・・・・内部バス、 １２・・・・・・
ラッチ回路、１３、・・・・・・オア回路、 １４・
・・・・・インバータ、１５．１６・・・アント回路、 １７．１８・・・オアゲート、１９・・・・・・ドライ
バ、２０・・・・・・・・・バスインターフェイス端子
、２１・・・・・・・・・アドレスラッチクロック、２
２・・・・・・・・・データラッチクロック、２３・・
・・・・・・・制御信号入力端ｆ、２４・・・・・・・
・・インバータ、２５・・・・・・アントゲート、２５
・・・・・−・・・制御信号、 ２７・・・・・・・・・インバータ、２８・・・・・・
ラッチ回路、２９・・・・・・・・・ラッチクロック。
Claims (1)
- 【特許請求の範囲】 １、内部バス上のアドレスとデータをラッチし、バスイ
ンターフェイス端子に出力するバスインターフェイス回
路を有するマイクロコンピュータにおいて、 制御信号に基づいて前記バスインターフェイス回路の出
力を禁止し、前記内部バスの内容を前記バスインターフ
ェイス端子に出力する回路を有することを特徴とするマ
イクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035437A JPH03238533A (ja) | 1990-02-15 | 1990-02-15 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035437A JPH03238533A (ja) | 1990-02-15 | 1990-02-15 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03238533A true JPH03238533A (ja) | 1991-10-24 |
Family
ID=12441826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2035437A Pending JPH03238533A (ja) | 1990-02-15 | 1990-02-15 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03238533A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7546236B2 (en) | 2002-03-22 | 2009-06-09 | British Telecommunications Public Limited Company | Anomaly recognition method for data streams |
| US7570815B2 (en) | 2002-03-22 | 2009-08-04 | British Telecommunications Plc | Comparing patterns |
| US7593602B2 (en) | 2002-12-19 | 2009-09-22 | British Telecommunications Plc | Searching images |
| US7620249B2 (en) | 2004-09-17 | 2009-11-17 | British Telecommunications Public Limited Company | Analysis of patterns |
| US7653238B2 (en) | 2003-12-05 | 2010-01-26 | British Telecommunications Plc | Image filtering based on comparison of pixel groups |
| US8040428B2 (en) | 2005-12-19 | 2011-10-18 | British Telecommunications Public Limited Company | Method for focus control |
| US8135210B2 (en) | 2005-07-28 | 2012-03-13 | British Telecommunications Public Limited Company | Image analysis relating to extracting three dimensional information from a two dimensional image |
-
1990
- 1990-02-15 JP JP2035437A patent/JPH03238533A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7546236B2 (en) | 2002-03-22 | 2009-06-09 | British Telecommunications Public Limited Company | Anomaly recognition method for data streams |
| US7570815B2 (en) | 2002-03-22 | 2009-08-04 | British Telecommunications Plc | Comparing patterns |
| US7593602B2 (en) | 2002-12-19 | 2009-09-22 | British Telecommunications Plc | Searching images |
| US7653238B2 (en) | 2003-12-05 | 2010-01-26 | British Telecommunications Plc | Image filtering based on comparison of pixel groups |
| US7620249B2 (en) | 2004-09-17 | 2009-11-17 | British Telecommunications Public Limited Company | Analysis of patterns |
| US8135210B2 (en) | 2005-07-28 | 2012-03-13 | British Telecommunications Public Limited Company | Image analysis relating to extracting three dimensional information from a two dimensional image |
| US8040428B2 (en) | 2005-12-19 | 2011-10-18 | British Telecommunications Public Limited Company | Method for focus control |
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