JPH01278043A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01278043A JPH01278043A JP10728888A JP10728888A JPH01278043A JP H01278043 A JPH01278043 A JP H01278043A JP 10728888 A JP10728888 A JP 10728888A JP 10728888 A JP10728888 A JP 10728888A JP H01278043 A JPH01278043 A JP H01278043A
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- pillar
- resist
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
半導体装置の製造方法に関し、
ＡＩピラー法を安定にかつ再現性よく実現することを目
的とし、 下層配線上にアルミニウムのピラーを置き、該ピラー上
に上層配線を設けた半導体装置の製造方法において、下
層配線を銅として、該銅の層上にアルミニウム層を被着
し、ピラー用マスクとなるレジストパターンを形成して
該レジストを介してアルミニウム層をリアクティブ イ
オン エツチングしてピラーを形成し、次いで下層配線
用マスクとなるレジストパターンを形成して該レジスト
を介して銅層をエツチングして下層配線を形成する工程
を有するように構成する。
的とし、 下層配線上にアルミニウムのピラーを置き、該ピラー上
に上層配線を設けた半導体装置の製造方法において、下
層配線を銅として、該銅の層上にアルミニウム層を被着
し、ピラー用マスクとなるレジストパターンを形成して
該レジストを介してアルミニウム層をリアクティブ イ
オン エツチングしてピラーを形成し、次いで下層配線
用マスクとなるレジストパターンを形成して該レジスト
を介して銅層をエツチングして下層配線を形成する工程
を有するように構成する。
本発明は半導体装置の製造方法、特に多層配線の平坦化
を行なうためのピラーの立て方に関する。
を行なうためのピラーの立て方に関する。
近年、半導体装置の高集積化の要求にともない、多層配
線技術が注目され、その平坦化技術の開発が要求されて
いる。平坦化技術の１つとしてＡ１ピラー法がある。
線技術が注目され、その平坦化技術の開発が要求されて
いる。平坦化技術の１つとしてＡ１ピラー法がある。
ピラーは第１図、第３図（Ｃ１の２がそれで、下層配線
ｌと上層配線３を接続する導体である。ピラーを作るに
は第３図（ａｌに示すように、下地絶縁層９上に下層配
線用の金属一般にはアルミニウム（Ａｌ）を被着（蒸着
、スパッタリングなど）し、その上にピラー用の金属一
般には同じＡｌを被着しく共にＡ１なら被着工程は１回
）、その上にフォトレジストを塗布し、ピラー用マスク
で露光し、現像してパターニングした該フォトレジスト
５をマスクにエツチングする。こうして第３図（ｂ）に
示すようにピラー２を作ったら、図示しないが再びフォ
トレジストを塗布し、下層配線用マスクで露光し現像し
てパターニングしたフォトレジストをマスクにエツチン
グして下層配線１を作る。
ｌと上層配線３を接続する導体である。ピラーを作るに
は第３図（ａｌに示すように、下地絶縁層９上に下層配
線用の金属一般にはアルミニウム（Ａｌ）を被着（蒸着
、スパッタリングなど）し、その上にピラー用の金属一
般には同じＡｌを被着しく共にＡ１なら被着工程は１回
）、その上にフォトレジストを塗布し、ピラー用マスク
で露光し、現像してパターニングした該フォトレジスト
５をマスクにエツチングする。こうして第３図（ｂ）に
示すようにピラー２を作ったら、図示しないが再びフォ
トレジストを塗布し、下層配線用マスクで露光し現像し
てパターニングしたフォトレジストをマスクにエツチン
グして下層配線１を作る。
このように従来のＡＮピラー法においては下層配線とピ
ラーを同種の金属（Ａ１）で形成しており、この場合は
エツチングが問題になる。即ち同種金属では、エツチン
グをどんなに精度よく行なっても、下層配線の膜厚に過
不足が生じ、また第３図１ｂ）に示すように下層配線１
の上面１ａが平坦にならず第３図（Ｃ）に示すようにエ
ッチャントに晒されて荒れた状６１ｂになったりする。
ラーを同種の金属（Ａ１）で形成しており、この場合は
エツチングが問題になる。即ち同種金属では、エツチン
グをどんなに精度よく行なっても、下層配線の膜厚に過
不足が生じ、また第３図１ｂ）に示すように下層配線１
の上面１ａが平坦にならず第３図（Ｃ）に示すようにエ
ッチャントに晒されて荒れた状６１ｂになったりする。
下層配線にはモリブデン（Ｍｏ）やタングステン（Ｗ）
などの高融点金属あるいはそのシリサイドを用い、ＡＩ
ピラーとは異種金属とする方法もあるが、これでも程度
の差はあるが同様の問題が生じる。
などの高融点金属あるいはそのシリサイドを用い、ＡＩ
ピラーとは異種金属とする方法もあるが、これでも程度
の差はあるが同様の問題が生じる。
上述のように従来技術では、ＡＩピラー法を用いた半導
体装置を安定にかつ再現性よく量産することができず、
出来上り形状も好ましくないといった問題を有する。
体装置を安定にかつ再現性よく量産することができず、
出来上り形状も好ましくないといった問題を有する。
本発明はこの点を改善し、Ａ１ピラ一方法を安定にかつ
再現性よく実現することを目的とするものである。
再現性よく実現することを目的とするものである。
〔課題を解決するための手段）
第１図は本発明の製造方法による半導体装置の完成図で
ある。前述の如く１は下層配線、２ａはピラー、３は上
層配線、９は下地絶縁層であり、４は眉間絶縁層である
。
ある。前述の如く１は下層配線、２ａはピラー、３は上
層配線、９は下地絶縁層であり、４は眉間絶縁層である
。
本発明では下層配線１を銅（Ｃｕ）にする。ピラー２は
下層配線１とは異種の金属例えば従来と同様アルミニウ
ムとし、上層配線３も例えばアルミニウムとする。層間
絶縁層４には例えばポリイミドを用いる。
下層配線１とは異種の金属例えば従来と同様アルミニウ
ムとし、上層配線３も例えばアルミニウムとする。層間
絶縁層４には例えばポリイミドを用いる。
Ａｌｌピラー２は、前述のパターニングされたフォトレ
ジスト５をマスクにＲＩＥ（リアクティブイオン エツ
チング）で形成されるのが一般的であるが、この塩素系
ガスを用いたＲＩＥでは銅は殆んどエツチングされない
。従ってＣｕ層ｉＡ１層２と積んでその積層体を、レジ
スト５をマスクにＲＩＥでＡｉのエツチングをして行っ
て、００層が現われた所でエツチングを停止すれば予定
通り正確にＡｌピラー２を作ることができ、Ｃｕ層ｌの
膜厚の過不足、表面荒れなどは生じない。
ジスト５をマスクにＲＩＥ（リアクティブイオン エツ
チング）で形成されるのが一般的であるが、この塩素系
ガスを用いたＲＩＥでは銅は殆んどエツチングされない
。従ってＣｕ層ｉＡ１層２と積んでその積層体を、レジ
スト５をマスクにＲＩＥでＡｉのエツチングをして行っ
て、００層が現われた所でエツチングを停止すれば予定
通り正確にＡｌピラー２を作ることができ、Ｃｕ層ｌの
膜厚の過不足、表面荒れなどは生じない。
第２図に、本発明の製造方法の工程例を示す。
第２図（ａ）に示すように下地絶縁層９に銅（Ｃｕ）を
スパッタし、全面に銅層１を形成する。次に１ｉＪ （
ｂｌに示すようにアルミニウムをスパッタし、Ａ１層２
を形成する。次に同（Ｃ１に示すようにフォトレジスト
を塗布し、ピラー用マスクを通して露光し、現像してパ
ターニングしたレジスト５を作る。次は同＋ｄ）に示す
ようにレジスト５をマスクにＲＩＥによりＡ４層をエツ
チングしてピラー２を作り、レジスト５を除去する。次
は同（ｅ）に示すように再びフォトレジストを塗布し、
下層配線用マスクを通して露光し、現像して、パターニ
ングしたレジスト６を作る。次は同（ｆ）に示すように
レジスト６をマスクに例えばイオンミリングなどの方法
で００層をパターニングし、下層配線１を形成する。
スパッタし、全面に銅層１を形成する。次に１ｉＪ （
ｂｌに示すようにアルミニウムをスパッタし、Ａ１層２
を形成する。次に同（Ｃ１に示すようにフォトレジスト
を塗布し、ピラー用マスクを通して露光し、現像してパ
ターニングしたレジスト５を作る。次は同＋ｄ）に示す
ようにレジスト５をマスクにＲＩＥによりＡ４層をエツ
チングしてピラー２を作り、レジスト５を除去する。次
は同（ｅ）に示すように再びフォトレジストを塗布し、
下層配線用マスクを通して露光し、現像して、パターニ
ングしたレジスト６を作る。次は同（ｆ）に示すように
レジスト６をマスクに例えばイオンミリングなどの方法
で００層をパターニングし、下層配線１を形成する。
その後、全面に例えばポリイミドを厚く塗布し、続いて
ピラー上部までエッチバックし、然るのち例えばアルミ
ニウムをスパッタし、パターニングして上層配線３を形
成する。こうして同（ｇｌの素子が得られ、これは第１
図と同じである。
ピラー上部までエッチバックし、然るのち例えばアルミ
ニウムをスパッタし、パターニングして上層配線３を形
成する。こうして同（ｇｌの素子が得られ、これは第１
図と同じである。
寸法例を挙げると下層配線１の厚みは０．５〜０゜７μ
ｍ１ピラー２の厚みは０．５〜０．７μｍ、上層配線３
の厚みは０．７〜１．０μｍ程度である。
ｍ１ピラー２の厚みは０．５〜０．７μｍ、上層配線３
の厚みは０．７〜１．０μｍ程度である。
下地絶縁層９は一般には二酸化シリコン（Ｓ ｉ ０２
）またはシリコン（Ｓｉ）であるが、銅（Ｃｕ）層ｌは
これらと容易に反応するという問題がある。しかしこれ
に対しては、チタンナイトライド（ＴｉＮ ）などのバ
リャメクルを層１．９間に介在させればよい。
）またはシリコン（Ｓｉ）であるが、銅（Ｃｕ）層ｌは
これらと容易に反応するという問題がある。しかしこれ
に対しては、チタンナイトライド（ＴｉＮ ）などのバ
リャメクルを層１．９間に介在させればよい。
銅はアルミニウムより抵抗が低く、エレクトロマイグレ
ーションにも強いので、これらの点では集積回路用配線
材料として有望である。
ーションにも強いので、これらの点では集積回路用配線
材料として有望である。
以上説明した様に本発明によれば、下層配線層に銅を用
いたので、Ａｌピラーを形成する際のエツチングを容易
に再現性よく行えるという効果を奏することができ、下
層配線の厚み減少や表面荒れをなくすことができ、多層
配線を持つ半導体装置の量産性向上に寄与するところが
大きい。
いたので、Ａｌピラーを形成する際のエツチングを容易
に再現性よく行えるという効果を奏することができ、下
層配線の厚み減少や表面荒れをなくすことができ、多層
配線を持つ半導体装置の量産性向上に寄与するところが
大きい。
第１図は本発明により製造された半導体装置の説明図、
第２図は本発明の実施例を示す製造工程図、第３図は従
来例の説明図である。 第１図で１は下層配線層、２はピラー、３は上層配線層
、４は眉間絶縁層である。
来例の説明図である。 第１図で１は下層配線層、２はピラー、３は上層配線層
、４は眉間絶縁層である。
Claims (1)
- 【特許請求の範囲】 １、下層配線上にアルミニウムのピラーを置き、該ピラ
ー上に上層配線を設けた半導体装置の製造方法において
、 下層配線を銅として、該銅の層上にアルミニウム層を被
着し、ピラー用マスクとなるレジストパターンを形成し
て該レジスト（５）を介してアルミニウム層をリアクテ
ィブイオンエッチングしてピラー（２）を形成し、次い
で下層配線用マスクとなるレジストパターンを形成して
該レジスト（６）を介して銅層をエッチングして下層配
線（１）を形成する工程を有することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10728888A JPH01278043A (ja) | 1988-04-28 | 1988-04-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10728888A JPH01278043A (ja) | 1988-04-28 | 1988-04-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01278043A true JPH01278043A (ja) | 1989-11-08 |
Family
ID=14455295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10728888A Pending JPH01278043A (ja) | 1988-04-28 | 1988-04-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01278043A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100452315B1 (ko) * | 1997-12-31 | 2004-12-17 | 삼성전자주식회사 | 반도체 소자 제조방법 |
| US8186049B2 (en) | 2008-05-23 | 2012-05-29 | Unimicron Technology Corp. | Method of making a circuit structure |
-
1988
- 1988-04-28 JP JP10728888A patent/JPH01278043A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100452315B1 (ko) * | 1997-12-31 | 2004-12-17 | 삼성전자주식회사 | 반도체 소자 제조방법 |
| US8186049B2 (en) | 2008-05-23 | 2012-05-29 | Unimicron Technology Corp. | Method of making a circuit structure |
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