JPH0685068A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0685068A JPH0685068A JP23504292A JP23504292A JPH0685068A JP H0685068 A JPH0685068 A JP H0685068A JP 23504292 A JP23504292 A JP 23504292A JP 23504292 A JP23504292 A JP 23504292A JP H0685068 A JPH0685068 A JP H0685068A
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- Japan
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- film
- antifuse
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Abstract
(57)【要約】 （修正有）
【目的】アンチフューズの形成方法の簡略化しその性能
を確保するための半導体装置の製造方法に関しビア開口
の位置ずれを最小限度に抑えビアを精度良く開口する。 【構成】基板１上全面に第１の導電膜２を被覆する工程
と、その上にリフトオフ膜３を被覆し、通常ビア形成領
域上に膜３をパターニング形成する工程と、基板１上全
面にアンチフューズ膜４、第二の導電膜５を順に積層す
る工程と、膜４，５、導電膜２をアンチフューズ形成領
域、及び通常ビア形成領域上にパターニング形成する工
程と、ウエットエッチングにより通常ビア形成領域上の
第二の導電膜５、アンチフューズ膜４、リフトオフ膜３
を除去する工程と、基板１上全面に絶縁膜６を被覆する
工程と、絶縁膜６にアンチフューズビア７、及び通常ビ
ア８を開口する工程と、基板１上に第３の導電膜９を被
覆し、アンチフューズ電極、及び通常電極をパターニン
グ形成する工程とを含む。
を確保するための半導体装置の製造方法に関しビア開口
の位置ずれを最小限度に抑えビアを精度良く開口する。 【構成】基板１上全面に第１の導電膜２を被覆する工程
と、その上にリフトオフ膜３を被覆し、通常ビア形成領
域上に膜３をパターニング形成する工程と、基板１上全
面にアンチフューズ膜４、第二の導電膜５を順に積層す
る工程と、膜４，５、導電膜２をアンチフューズ形成領
域、及び通常ビア形成領域上にパターニング形成する工
程と、ウエットエッチングにより通常ビア形成領域上の
第二の導電膜５、アンチフューズ膜４、リフトオフ膜３
を除去する工程と、基板１上全面に絶縁膜６を被覆する
工程と、絶縁膜６にアンチフューズビア７、及び通常ビ
ア８を開口する工程と、基板１上に第３の導電膜９を被
覆し、アンチフューズ電極、及び通常電極をパターニン
グ形成する工程とを含む。
Description
【０００１】
【産業上の利用分野】本発明は, アンチフューズの形成
方法の簡略化，及び，フューズ性能を確保するための半
導体装置の製造方法に関する。
方法の簡略化，及び，フューズ性能を確保するための半
導体装置の製造方法に関する。
【０００２】
【従来の技術】図４，図５は従来例の説明図である。図
において，23は拡散層を含むSi基板, 24はTi膜, 25は第
１の TiN膜, 26はAlCuTi膜, 27は第２の TiN膜, 28はＰ
ＳＧ膜，29はアンチフューズビア, 30はα-Si膜, 31は
第３のTiN 膜, 32は通常ビア, 33はAl膜, 34はアンチフ
ューズAl電極, 35は通常Al電極である。
において，23は拡散層を含むSi基板, 24はTi膜, 25は第
１の TiN膜, 26はAlCuTi膜, 27は第２の TiN膜, 28はＰ
ＳＧ膜，29はアンチフューズビア, 30はα-Si膜, 31は
第３のTiN 膜, 32は通常ビア, 33はAl膜, 34はアンチフ
ューズAl電極, 35は通常Al電極である。
【０００３】アンチフューズ（ＡＮＴＩＦＵＳＥ）は米
国クロスポイント社が製品化したＦＰＧＡ（プログラマ
ブル・ゲート・アレイ）に採用されているフューズであ
る。このアンチフューズは，必要な回路を形成するた
め，アンチフューズ部に電流を導通させることで，所望
の論理回路を形成することが可能となる。
国クロスポイント社が製品化したＦＰＧＡ（プログラマ
ブル・ゲート・アレイ）に採用されているフューズであ
る。このアンチフューズは，必要な回路を形成するた
め，アンチフューズ部に電流を導通させることで，所望
の論理回路を形成することが可能となる。
【０００４】従来，このアンチフューズの形成方法にお
いては，図４（ａ）に示すように，アンチフューズビア
29を開口する工程と，図４（ｄ）に示すように通常ビア
32を形成する工程のように, ビア開口の工程を二度に分
けて行っていた。
いては，図４（ａ）に示すように，アンチフューズビア
29を開口する工程と，図４（ｄ）に示すように通常ビア
32を形成する工程のように, ビア開口の工程を二度に分
けて行っていた。
【０００５】
【発明が解決しようとする課題】従来の方法では, 両方
のビアの径が０．８〜１．２μｍと微細化されてきてい
るために，ビアの位置合せの余裕度も０．３μｍ〜０．
５μｍとなり，しばしば位置合わせずれのために，図５
（ｇ）に示すように, ビアの開口が正規のビア径からず
れて層間絶縁膜であるＰＳＧ膜28, 或いはSi基板23まで
達するクラックが入り, 電極形成工程で短絡するといっ
た問題を生じていた。
のビアの径が０．８〜１．２μｍと微細化されてきてい
るために，ビアの位置合せの余裕度も０．３μｍ〜０．
５μｍとなり，しばしば位置合わせずれのために，図５
（ｇ）に示すように, ビアの開口が正規のビア径からず
れて層間絶縁膜であるＰＳＧ膜28, 或いはSi基板23まで
達するクラックが入り, 電極形成工程で短絡するといっ
た問題を生じていた。
【０００６】本発明は，以上の点に鑑み，ビアの位置合
せずれを最小限度に押さえ，ビアが精度良く開口出来る
方法を得ることを目的として提供されるものである。
せずれを最小限度に押さえ，ビアが精度良く開口出来る
方法を得ることを目的として提供されるものである。
【０００７】
【課題を解決するための手段】図１は本発明の原理説明
図である。図において，１は基板，２は第１の導電膜，
３はリフトオフ膜，４はアンチフューズ膜，５は第２の
導電膜，６は絶縁膜，７はアンチフューズビア，８は通
常ビア，９は第３の導電膜である。
図である。図において，１は基板，２は第１の導電膜，
３はリフトオフ膜，４はアンチフューズ膜，５は第２の
導電膜，６は絶縁膜，７はアンチフューズビア，８は通
常ビア，９は第３の導電膜である。
【０００８】問題解決の手段として，本発明では，図１
に示すように，第１層目の配線を形成する前に，ＳＯ
Ｇ，或いは低温形成ＣＶＤ膜等のリフトオフ材料を，通
常ビア開口予定部分にビア径よりも大きめに形成してお
き，第１層目の配線エッチング後に希弗酸でリフトオフ
して，層間絶縁膜を形成後に，アンチフューズビアと通
常ビアの両方のビア形成を一度に位置合わせしてエッチ
ング開口する。
に示すように，第１層目の配線を形成する前に，ＳＯ
Ｇ，或いは低温形成ＣＶＤ膜等のリフトオフ材料を，通
常ビア開口予定部分にビア径よりも大きめに形成してお
き，第１層目の配線エッチング後に希弗酸でリフトオフ
して，層間絶縁膜を形成後に，アンチフューズビアと通
常ビアの両方のビア形成を一度に位置合わせしてエッチ
ング開口する。
【０００９】即ち, 本発明の目的は, 図１（ａ）に示す
ように，基板１上全面に第１の導電膜２を被覆する工程
と,図１（ｂ）に示すように，第１の導電膜２上にリフ
トオフ膜３を被覆し, 通常ビア形成領域上にリフトオフ
膜３をパターニング形成する工程と,図１（ｃ）に示す
ように，基板１上全面にアンチフューズ膜４，第２の導
電膜５を順に積層する工程と,図１（ｄ）に示すよう
に，第２の導電膜５，アンチフューズ膜４，第１の導電
膜２をアンチフューズ形成領域, 及び通常ビア形成領域
上にパターニング形成する工程と,図１（ｅ）に示すよ
うに，ウエットエッチングにより通常ビア形成領域上の
第２の導電膜５，アンチフューズ膜４，リフトオフ膜３
を除去する工程と,図１（ｆ）に示すように，基板１上
全面に絶縁膜６を被覆する工程と,図１（ｇ）に示すよ
うに，絶縁膜６にアンチフューズビア７，及び通常ビア
８を開口する工程と,図１（ｈ）に示すように，基板１
上に第３の導電膜９を被覆し，アンチフューズ電極，及
び通常電極をパターニング形成する工程とを含むことに
より達成される。
ように，基板１上全面に第１の導電膜２を被覆する工程
と,図１（ｂ）に示すように，第１の導電膜２上にリフ
トオフ膜３を被覆し, 通常ビア形成領域上にリフトオフ
膜３をパターニング形成する工程と,図１（ｃ）に示す
ように，基板１上全面にアンチフューズ膜４，第２の導
電膜５を順に積層する工程と,図１（ｄ）に示すよう
に，第２の導電膜５，アンチフューズ膜４，第１の導電
膜２をアンチフューズ形成領域, 及び通常ビア形成領域
上にパターニング形成する工程と,図１（ｅ）に示すよ
うに，ウエットエッチングにより通常ビア形成領域上の
第２の導電膜５，アンチフューズ膜４，リフトオフ膜３
を除去する工程と,図１（ｆ）に示すように，基板１上
全面に絶縁膜６を被覆する工程と,図１（ｇ）に示すよ
うに，絶縁膜６にアンチフューズビア７，及び通常ビア
８を開口する工程と,図１（ｈ）に示すように，基板１
上に第３の導電膜９を被覆し，アンチフューズ電極，及
び通常電極をパターニング形成する工程とを含むことに
より達成される。
【００１０】
【作用】本発明によれば, リフトオフ材料のパターンが
比較的ラフであっても良く，また，微細パターンである
ビアの位置合せバターニング工程が一度で出来るため，
ビアからずれて層間絶縁膜が損なわれるという問題点が
なくなる。
比較的ラフであっても良く，また，微細パターンである
ビアの位置合せバターニング工程が一度で出来るため，
ビアからずれて層間絶縁膜が損なわれるという問題点が
なくなる。
【００１１】
【実施例】図２，図３は本発明の一実施例の工程順模式
断面図である。図において，10は拡散層を含むSi基板,
11はTi膜, 12は第１の TiN膜, 13はAlCuTi膜, 14は第２
の TiN膜, 15は第１のＰＳＧ膜，16はα− Si 膜, 17は
第３のTiN 膜, 18は第２のＰＳＧ膜，19はアンチフュー
ズビア, 20は通商ビア，21はアンチフューズAl電極, 22
は通常Al電極である。
断面図である。図において，10は拡散層を含むSi基板,
11はTi膜, 12は第１の TiN膜, 13はAlCuTi膜, 14は第２
の TiN膜, 15は第１のＰＳＧ膜，16はα− Si 膜, 17は
第３のTiN 膜, 18は第２のＰＳＧ膜，19はアンチフュー
ズビア, 20は通商ビア，21はアンチフューズAl電極, 22
は通常Al電極である。
【００１２】図２（ａ）に示すように，拡散層を含むSi
基板10上に一層目の配線材料となる導電膜を積層する。
即ち, ＣＶＤ法により，先ず，Ti膜11を 200Åの厚さ
に, 第１のTiN 膜12を 1,000Åの厚さに, AlCuTi膜13を
5,000Åの厚さに, 続いて第２のTiN 膜14を 1,000Åの
厚さに順に積層していく。
基板10上に一層目の配線材料となる導電膜を積層する。
即ち, ＣＶＤ法により，先ず，Ti膜11を 200Åの厚さ
に, 第１のTiN 膜12を 1,000Åの厚さに, AlCuTi膜13を
5,000Åの厚さに, 続いて第２のTiN 膜14を 1,000Åの
厚さに順に積層していく。
【００１３】図２（ｂ）に示すように，四層に積層した
導電膜11〜14上に, リフトオフ材料として, ＣＶＤ法に
より第１のＰＳＧ膜15を 5,000Åの厚さに被覆する。そ
して，第１のＰＳＧ膜15を図示しないレジスト膜をマス
クとして通常ビアの形成領域のみを残してエッチング除
去する。この際，通常ビアの大きさよりやや大きくパタ
ーニングする。
導電膜11〜14上に, リフトオフ材料として, ＣＶＤ法に
より第１のＰＳＧ膜15を 5,000Åの厚さに被覆する。そ
して，第１のＰＳＧ膜15を図示しないレジスト膜をマス
クとして通常ビアの形成領域のみを残してエッチング除
去する。この際，通常ビアの大きさよりやや大きくパタ
ーニングする。
【００１４】図２（ｃ）に示すように，Si基板10上全面
にアンチフューズ膜として, アモルファス・シリコン
（α-Si) 膜16を 1,000Åの厚さに, 続いて, 第３のTi
N 膜17を1,000 Åの厚さに積層する。
にアンチフューズ膜として, アモルファス・シリコン
（α-Si) 膜16を 1,000Åの厚さに, 続いて, 第３のTi
N 膜17を1,000 Åの厚さに積層する。
【００１５】図２（ｄ）に示すように，第３のTiN 膜1
7，α-Si 膜16, 第１のＰＳＧ膜15,第２のTiN 膜14, Al
CuTi膜13, 第１のTiN 膜12, Ti膜11を図示しないレジス
ト膜をマスクとしてSi基板10が露出するまで選択的にエ
ッチングし, アンチフューズビア形成領域, 及び通常ビ
ア形成領域上に上記の積層膜をパターニング形成する。
7，α-Si 膜16, 第１のＰＳＧ膜15,第２のTiN 膜14, Al
CuTi膜13, 第１のTiN 膜12, Ti膜11を図示しないレジス
ト膜をマスクとしてSi基板10が露出するまで選択的にエ
ッチングし, アンチフューズビア形成領域, 及び通常ビ
ア形成領域上に上記の積層膜をパターニング形成する。
【００１６】図３（ｅ）に示すように，希弗酸を用いた
ウエットエッチングにより通常ビア形成領域上のリフト
オフ膜である第１のＰＳＧ膜15を選択的にエッチングし
て,その上のα-Si 膜16と第３の TiN膜17とをリフトオ
フにより除去する。
ウエットエッチングにより通常ビア形成領域上のリフト
オフ膜である第１のＰＳＧ膜15を選択的にエッチングし
て,その上のα-Si 膜16と第３の TiN膜17とをリフトオ
フにより除去する。
【００１７】図３（ｆ）に示すように，Si基板10上全面
にカバー絶縁膜として第２のＰＳＧ膜18をＣＶＤ法によ
り１μｍの厚さに被覆する。図３（ｇ）に示すように，
第２のＰＳＧ膜18にアンチフューズビア19，及び通常ビ
ア20を図示しないレジスト膜をマスクとして同時に開口
する。
にカバー絶縁膜として第２のＰＳＧ膜18をＣＶＤ法によ
り１μｍの厚さに被覆する。図３（ｇ）に示すように，
第２のＰＳＧ膜18にアンチフューズビア19，及び通常ビ
ア20を図示しないレジスト膜をマスクとして同時に開口
する。
【００１８】図３（ｈ）に示すように，Si基板10上に電
極膜としてAl膜をスパッタにより１μｍの厚さに被覆
し，図示しないレジスト膜をマスクとしてアンチフュー
ズAl電極21，及び，通常Al電極22をパターニング形成す
る。
極膜としてAl膜をスパッタにより１μｍの厚さに被覆
し，図示しないレジスト膜をマスクとしてアンチフュー
ズAl電極21，及び，通常Al電極22をパターニング形成す
る。
【００１９】
【発明の効果】以上説明した様に，本発明によれば，従
来二度に分けて行っていたアンチフューズビアと通常ビ
アの二つの微細ビアの位置合わせが一度の工程で済むた
め，ウエハープロセスでの精度向上，延いては，半導体
デバイスの性能向上に寄与するところが大きい。
来二度に分けて行っていたアンチフューズビアと通常ビ
アの二つの微細ビアの位置合わせが一度の工程で済むた
め，ウエハープロセスでの精度向上，延いては，半導体
デバイスの性能向上に寄与するところが大きい。
【図１】 本発明の原理説明図
【図２】 本発明の一実施例の工程順模式断面図（その
１）
１）
【図３】 本発明の一実施例の工程順模式断面図（その
２）
２）
【図４】 従来例の説明図（その１）
【図５】 従来例の説明図（その２）
１ 基板 ２ 第１の導電膜 ３ リフトオフ膜 ４ アンチフューズ膜 ５ 第２の導電膜 ６ 絶縁膜 ７ アンチフューズビア ８ 通常ビア ９ 第３の導電膜 10 拡散層を含むSi基板 11 Ti膜 12 第１の TiN膜 13 AlCuTi膜 14 第２の TiN膜 15 第１のＰＳＧ膜 16 α-Si 膜 17 第３の TiN膜 18 第２のＰＳＧ膜 19 アンチフューズビア 20 通常ビア 21 アンチフューズAl電極 22 通常Al電極
Claims (1)
- 【請求項１】 基板(1) 上全面に第１の導電膜(2) を被
覆する工程と,該第１の導電膜(2) 上にリフトオフ膜(3)
を被覆し, 通常ビア形成領域上に該リフトオフ膜(3)
をパターニング形成する工程と,該基板(1)上全面にアン
チフューズ膜(4) , 第二の導電膜(5) を順に積層する工
程と,該第二の導電膜(5), 該アンチフューズ膜(4),
該第１の導電膜(2) をアンチフューズ形成領域, 及び通
常ビア形成領域上にパターニング形成する工程と,ウエ
ットエッチングにより通常ビア形成領域上の第二の導電
膜(5),アンチフューズ膜(4), リフトオフ膜(3) を除去
する工程と,基板(1) 上全面に絶縁膜(6) を被覆する工
程と,該絶縁膜(6) にアンチフューズビア(7), 及び通
常ビア(8) を開口する工程と,該基板(1) 上に第３の導
電膜(9) を被覆し，アンチフューズ電極，及び通常電極
をパターニング形成する工程とを含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23504292A JPH0685068A (ja) | 1992-09-03 | 1992-09-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23504292A JPH0685068A (ja) | 1992-09-03 | 1992-09-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685068A true JPH0685068A (ja) | 1994-03-25 |
Family
ID=16980226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23504292A Withdrawn JPH0685068A (ja) | 1992-09-03 | 1992-09-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685068A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5552627A (en) * | 1990-04-12 | 1996-09-03 | Actel Corporation | Electrically programmable antifuse incorporating dielectric and amorphous silicon interlayers |
| US5602053A (en) * | 1996-04-08 | 1997-02-11 | Chartered Semidconductor Manufacturing Pte, Ltd. | Method of making a dual damascene antifuse structure |
-
1992
- 1992-09-03 JP JP23504292A patent/JPH0685068A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5552627A (en) * | 1990-04-12 | 1996-09-03 | Actel Corporation | Electrically programmable antifuse incorporating dielectric and amorphous silicon interlayers |
| US5602053A (en) * | 1996-04-08 | 1997-02-11 | Chartered Semidconductor Manufacturing Pte, Ltd. | Method of making a dual damascene antifuse structure |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |