JPH01289155A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01289155A JPH01289155A JP63118521A JP11852188A JPH01289155A JP H01289155 A JPH01289155 A JP H01289155A JP 63118521 A JP63118521 A JP 63118521A JP 11852188 A JP11852188 A JP 11852188A JP H01289155 A JPH01289155 A JP H01289155A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- chip
- generation means
- clock generation
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路のチップサイズの大規模化およ
びクロックの高速化による処理能力の向上をはかるマイ
クロプロセッサなどに利用できるものである。
びクロックの高速化による処理能力の向上をはかるマイ
クロプロセッサなどに利用できるものである。
従来の技術
半導体技術の進展に伴い年々半導体集積回路の素子数お
よびチップサイズは大きくなってきている。こうした傾
向は大容量のメモリ（キャッシュメモリなど）を内蔵し
たマイクロプロセッサの分野では顕著に現われている。
よびチップサイズは大きくなってきている。こうした傾
向は大容量のメモリ（キャッシュメモリなど）を内蔵し
たマイクロプロセッサの分野では顕著に現われている。
一方、微細加工技術の進展に伴うデバイスの高速化によ
り使用するクロック周波数が高くなっている。特に、マ
イクロプロセッサではクロックを高速化することにより
処理能力を向上させることがよく行われている。
り使用するクロック周波数が高くなっている。特に、マ
イクロプロセッサではクロックを高速化することにより
処理能力を向上させることがよく行われている。
発明が解決しようとする課題
そこで大容量のメモリを内蔵したマイクロプロセッサの
設計においては各論理手段にどのように高周波数のクロ
ックを供給してぃくがが大きな技術的課題になってきて
いる。
設計においては各論理手段にどのように高周波数のクロ
ックを供給してぃくがが大きな技術的課題になってきて
いる。
チップ内の各論理手段の物理的位置によって供給される
クロックのタイミングが微妙に異なってくる。これがク
ロックスキューとなり、論理的な動作としである論理手
段のデータを転送するときに他の論理手段がこのデータ
を取り込もうとしたときにクロックスキューが生じるこ
とによって異なったデータを取り込むことが起こりうる
。特に、大規模なチップにおいてはクロックスキューが
大きくなるためにこうした誤動作が生じ易くなる。
クロックのタイミングが微妙に異なってくる。これがク
ロックスキューとなり、論理的な動作としである論理手
段のデータを転送するときに他の論理手段がこのデータ
を取り込もうとしたときにクロックスキューが生じるこ
とによって異なったデータを取り込むことが起こりうる
。特に、大規模なチップにおいてはクロックスキューが
大きくなるためにこうした誤動作が生じ易くなる。
従来、クロック発生手段はチップの周辺部分に配置して
いる場合がほとんどであり、例えばクロック発生手段を
チップの周辺部分の右端に配置したとすると、チップの
右端と左端とでは同じクロックであってもがなりのクロ
ックスキューが生じることになる。
いる場合がほとんどであり、例えばクロック発生手段を
チップの周辺部分の右端に配置したとすると、チップの
右端と左端とでは同じクロックであってもがなりのクロ
ックスキューが生じることになる。
そこで、本発明は上記の問題点を解決するためチップ内
部に供給するクロックのクロックスキューをできる限り
小さくすることによりクロックスキューによる誤動作を
未然に防ぐことにある。
部に供給するクロックのクロックスキューをできる限り
小さくすることによりクロックスキューによる誤動作を
未然に防ぐことにある。
課題を解決するための手段
本発明は、クロック発生手段と該クロック発生手段の出
力を人力の一部とする複数個の論理手段を有し、前記ク
ロック発生手段をチップのほぼ中央部分に配置して、前
記クロック発生手段出力をチップ内部に格子状に配置配
線したことを特徴とする半導体集積回路およびクロック
発生手段と該クロック発生手段の出力を入力の一部とす
る複数個の論理手段を有し、前記クロック発生手段をチ
ップのほぼ中央部分に配置し、チップの垂直方向ならび
に水平方向の中心線で４分割した分割領域の各中央部分
にそれぞれクロックバッファを設けて、前記クロック発
生手段出力を分割領域の各クロックバッファに供給し、
該クロックバッファの出力を前記分割領域の内部に格子
状に配置配線したことを特徴とする半導体集積回路であ
る。
力を人力の一部とする複数個の論理手段を有し、前記ク
ロック発生手段をチップのほぼ中央部分に配置して、前
記クロック発生手段出力をチップ内部に格子状に配置配
線したことを特徴とする半導体集積回路およびクロック
発生手段と該クロック発生手段の出力を入力の一部とす
る複数個の論理手段を有し、前記クロック発生手段をチ
ップのほぼ中央部分に配置し、チップの垂直方向ならび
に水平方向の中心線で４分割した分割領域の各中央部分
にそれぞれクロックバッファを設けて、前記クロック発
生手段出力を分割領域の各クロックバッファに供給し、
該クロックバッファの出力を前記分割領域の内部に格子
状に配置配線したことを特徴とする半導体集積回路であ
る。
作用
上記構成により半導体集積回路の内部の各論理手段にお
けるクロックスキューを十分に小さ（することができる
。
けるクロックスキューを十分に小さ（することができる
。
実施例
第１図は本発明の第１の実施例を示すブロック図である
。第１図において、２は半導体集積回路のチップ全体、
４はチップの周辺部分にある外部端子、６はクロックの
外部端子、８はチップ内部のクロック発生発生手段であ
る。クロックの外部端子６から配Ｍａが出力されてクロ
ック発生手段８に入力されている。クロック発生手段８
ではクロックパルスを波形整形してバッファを通して水
平方向配線ｙ３と垂直方向配線ｘ３に出力されて各論理
手段に供給している。
。第１図において、２は半導体集積回路のチップ全体、
４はチップの周辺部分にある外部端子、６はクロックの
外部端子、８はチップ内部のクロック発生発生手段であ
る。クロックの外部端子６から配Ｍａが出力されてクロ
ック発生手段８に入力されている。クロック発生手段８
ではクロックパルスを波形整形してバッファを通して水
平方向配線ｙ３と垂直方向配線ｘ３に出力されて各論理
手段に供給している。
チップ内部ではクロックの配線が格子状に垂直方向ｘＯ
，ｘ２．ｘ３．ｘ４．ｘ５．ｘ６と水平方向ｙＯ，ｙｌ
、ｙ３．ｙ４．ｙ５．ｙ６の配置配線が施されている。
，ｘ２．ｘ３．ｘ４．ｘ５．ｘ６と水平方向ｙＯ，ｙｌ
、ｙ３．ｙ４．ｙ５．ｙ６の配置配線が施されている。
各格子点では垂直方向配線と水平方向配線が接続されて
いる。
いる。
上述のような構成では各論理手段におけるクロックスキ
ューはチップの中央部分とチップの周辺部分で最大とな
る。この時チップの中央部分ではクロックの立ち上がり
の最も早く立ち上がり、そこを中心として同心円を描く
ように周辺部分が遅れて立ち上がる。そのために、チッ
プの４個の周辺部分でのクロックスキューはほとんど発
生しない。
ューはチップの中央部分とチップの周辺部分で最大とな
る。この時チップの中央部分ではクロックの立ち上がり
の最も早く立ち上がり、そこを中心として同心円を描く
ように周辺部分が遅れて立ち上がる。そのために、チッ
プの４個の周辺部分でのクロックスキューはほとんど発
生しない。
すなわち、チップの各論理手段におけるクロックスキュ
ーは従来のチップ周辺部分にクロック発生手段を配置し
た場合に比べて、約１７２以下になる。
ーは従来のチップ周辺部分にクロック発生手段を配置し
た場合に比べて、約１７２以下になる。
第２図は本発明の第２の実施例を示すブロック図である
。第２図において、２は半導体集積回路のチップ全体、
４はチップの周辺部分にある外部端子、６はクロックの
外部端子、８はチップ内部のクロック発生手段、１０，
１２，１４．１６はそれぞれクロックバッファである。
。第２図において、２は半導体集積回路のチップ全体、
４はチップの周辺部分にある外部端子、６はクロックの
外部端子、８はチップ内部のクロック発生手段、１０，
１２，１４．１６はそれぞれクロックバッファである。
クロックの外部端子６から配線ａが出力されてクロック
発生手段８に入力されている。クロック発生手段８では
クロックパルスを波形整形してクロックバッファ１０．
１２，１４．１６に配線ｂ、ｃ、ｄ、ｅにより供給して
いる。ここでは、配線す、ｃ、ｄ、ｅの配線長をほぼ等
しくなるようにしている。これによってクロックバッフ
ァに入力されるクロック信号はスキューを生じない。
発生手段８に入力されている。クロック発生手段８では
クロックパルスを波形整形してクロックバッファ１０．
１２，１４．１６に配線ｂ、ｃ、ｄ、ｅにより供給して
いる。ここでは、配線す、ｃ、ｄ、ｅの配線長をほぼ等
しくなるようにしている。これによってクロックバッフ
ァに入力されるクロック信号はスキューを生じない。
クロックバッファ１０ではチップの右上部分のクロック
の供給を行っている。そのために垂直方向配線ｘｌＯ，
ｘ１２．ｘ１３．ｘ１４と水平方向配線ｙｌｏ、ｙ１１
．ｙ１２．ｙ１３．ｙ１４によって右上部分の各論理手
段に供給している。
の供給を行っている。そのために垂直方向配線ｘｌＯ，
ｘ１２．ｘ１３．ｘ１４と水平方向配線ｙｌｏ、ｙ１１
．ｙ１２．ｙ１３．ｙ１４によって右上部分の各論理手
段に供給している。
クロックバッファ１２ではチップの左上部分のクロック
の供給を行っている。そのために垂直方向配線ｘ２０．
ｘ２１．ｘ２２．ｘ２３．ｘ２４と水平方向配線ｙ２０
．ｙ２１．ｙ２２．ｙ２３゜ｙ２４によって左上部分の
各論理手段に供給している。
の供給を行っている。そのために垂直方向配線ｘ２０．
ｘ２１．ｘ２２．ｘ２３．ｘ２４と水平方向配線ｙ２０
．ｙ２１．ｙ２２．ｙ２３゜ｙ２４によって左上部分の
各論理手段に供給している。
クロックバッファ１４ではチップの左下部分のクロック
の供給を行っている。そのために垂直方向配置ｘ３０．
ｘ３１．ｘ３２．ｘ３３．ｘ３４と水平方向配線ｙ３０
．ｙ３１．ｙ３２．ｙ３３゜ｙ３４によって左下部分の
各論理手段に供給している。
の供給を行っている。そのために垂直方向配置ｘ３０．
ｘ３１．ｘ３２．ｘ３３．ｘ３４と水平方向配線ｙ３０
．ｙ３１．ｙ３２．ｙ３３゜ｙ３４によって左下部分の
各論理手段に供給している。
クロックバッファ１６ではチップの右下部分のクロック
の供給を行っている。そのために垂直方向配線ｘ４０．
ｘ４１．ｘ４２．ｘ４３．ｘ４４と水平方向配、ＩＩＩ
ｙ４０．ｙ４１．ｙ４２．ｙ４３゜ｙ４４によって右下
部分の各論理手段に供給している。
の供給を行っている。そのために垂直方向配線ｘ４０．
ｘ４１．ｘ４２．ｘ４３．ｘ４４と水平方向配、ＩＩＩ
ｙ４０．ｙ４１．ｙ４２．ｙ４３゜ｙ４４によって右下
部分の各論理手段に供給している。
各分割領域ではクロックバッファを中心として同心円状
にクロックスキューの分布を持つが、各分割領域間では
同じような分布となるので各分割領域の周辺部分ではほ
とんどクロックスキューのない状態を実現することがで
きる。
にクロックスキューの分布を持つが、各分割領域間では
同じような分布となるので各分割領域の周辺部分ではほ
とんどクロックスキューのない状態を実現することがで
きる。
これによって、チップ内部の各論理手段におけるクロッ
クスキューの最大を従来の場合と比べて約１／４以下に
することが可能である。
クスキューの最大を従来の場合と比べて約１／４以下に
することが可能である。
発明の効果
本発明によれば上述のようにチップサイズの大きい半導
体集積回路においては使用されるクロックがチップ内部
の各論理手段におけるクロックスキューを十分に小さ（
することができるのでクロックスキューによる誤動作を
未然に防ぐことができる。
体集積回路においては使用されるクロックがチップ内部
の各論理手段におけるクロックスキューを十分に小さ（
することができるのでクロックスキューによる誤動作を
未然に防ぐことができる。
第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図である。 ２・・・・・・チップ、４・・・・・・チップ周辺の外
部端子部分、６・・・・・・クロックの外部端子、８・
・・・・・クロック発生手段、１０．１２，１４．１６
・・・・・・クロックバッファ。 代理人の氏名 弁理士 中尾敏男 はが１名第１図 ２テヅフ。
図は本発明の第２の実施例を示すブロック図である。 ２・・・・・・チップ、４・・・・・・チップ周辺の外
部端子部分、６・・・・・・クロックの外部端子、８・
・・・・・クロック発生手段、１０．１２，１４．１６
・・・・・・クロックバッファ。 代理人の氏名 弁理士 中尾敏男 はが１名第１図 ２テヅフ。
Claims (2)
- （１）クロック発生手段と該クロック発生手段の出力を
入力の一部とする複数個の論理手段を有し、前記クロッ
ク発生手段をチップのほぼ中央部分に配置して、前記ク
ロック発生手段出力をチップ内部に格子状に配置配線し
たことを特徴とする半導体集積回路。 - （２）クロック発生手段と該クロック発生手段の出力を
入力の一部とする複数個の論理手段を有し、前記クロッ
ク発生手段をチップのほぼ中央部分に配置し、チップの
垂直方向ならびに水平方向の中心線で４分割した分割領
域の各中央部分にそれぞれクロックバッファを設けて、
前記クロック発生手段出力を分割領域の各クロックバッ
ファに供給し、該クロックバッファの出力を前記分割領
域の内部に格子状に配置配線したことを特徴とする半導
体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63118521A JPH01289155A (ja) | 1988-05-16 | 1988-05-16 | 半導体集積回路 |
| US07/980,413 US5239215A (en) | 1988-05-16 | 1992-11-20 | Large scale integrated circuit configured to eliminate clock signal skew effects |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63118521A JPH01289155A (ja) | 1988-05-16 | 1988-05-16 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01289155A true JPH01289155A (ja) | 1989-11-21 |
Family
ID=14738676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63118521A Pending JPH01289155A (ja) | 1988-05-16 | 1988-05-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01289155A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244282A (ja) * | 1993-02-15 | 1994-09-02 | Nec Corp | 半導体集積回路装置 |
| US5446410A (en) * | 1992-04-20 | 1995-08-29 | Matsushita Electric Industrial Co.,Ltd. | Semiconductor integrated circuit |
| US6037820A (en) * | 1997-12-12 | 2000-03-14 | Fujitsu Limited | Clock distribution circuit in a semiconductor integrated circuit |
| US6292043B1 (en) | 1999-07-19 | 2001-09-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
| JP2003092352A (ja) * | 2001-09-18 | 2003-03-28 | Nec Corp | 半導体集積回路装置のクロック信号分配回路 |
| US6909127B2 (en) * | 2001-06-27 | 2005-06-21 | Intel Corporation | Low loss interconnect structure for use in microelectronic circuits |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6369262A (ja) * | 1986-09-10 | 1988-03-29 | Hitachi Ltd | 半導体集積回路 |
-
1988
- 1988-05-16 JP JP63118521A patent/JPH01289155A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6369262A (ja) * | 1986-09-10 | 1988-03-29 | Hitachi Ltd | 半導体集積回路 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5446410A (en) * | 1992-04-20 | 1995-08-29 | Matsushita Electric Industrial Co.,Ltd. | Semiconductor integrated circuit |
| USRE36278E (en) * | 1992-04-20 | 1999-08-24 | Matsushita Electric Industrial Co.,Ltd. | Semiconductor integrated circuit |
| JPH06244282A (ja) * | 1993-02-15 | 1994-09-02 | Nec Corp | 半導体集積回路装置 |
| US5521541A (en) * | 1993-02-15 | 1996-05-28 | Nec Corporation | Semiconductor device capable of reducing a clock skew in a plurality of wiring pattern blocks |
| EP0612151A3 (en) * | 1993-02-15 | 1997-05-21 | Nec Corp | Semiconductor device capable of reducing clock offset in a plurality of models of wiring blocks. |
| US6037820A (en) * | 1997-12-12 | 2000-03-14 | Fujitsu Limited | Clock distribution circuit in a semiconductor integrated circuit |
| US6292043B1 (en) | 1999-07-19 | 2001-09-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
| US6909127B2 (en) * | 2001-06-27 | 2005-06-21 | Intel Corporation | Low loss interconnect structure for use in microelectronic circuits |
| US7352059B2 (en) | 2001-06-27 | 2008-04-01 | Intel Corporation | Low loss interconnect structure for use in microelectronic circuits |
| JP2003092352A (ja) * | 2001-09-18 | 2003-03-28 | Nec Corp | 半導体集積回路装置のクロック信号分配回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110647495A (zh) | 多维管芯系统中的可编程逻辑器件的可编程逻辑结构可访问的嵌入式片上网络 | |
| JPH01289155A (ja) | 半導体集積回路 | |
| JPH0673363B2 (ja) | システムｌｓｉの設計方法 | |
| JP3834282B2 (ja) | メモリマクロおよび半導体集積回路 | |
| JPH11154103A (ja) | 半導体集積回路装置 | |
| JPH0221145B2 (ja) | ||
| JP3028938B2 (ja) | 半導体集積回路のレイアウト方法 | |
| JPH0277150A (ja) | クロックライン駆動装置 | |
| JPH048948B2 (ja) | ||
| JPS62107362A (ja) | システム構成用ｌｓｉ | |
| KR900008795B1 (ko) | 반주문형 시스템 lsi | |
| JPH02144936A (ja) | 半導体集積回路装置 | |
| JPS60177650A (ja) | 半導体装置およびその製造方法 | |
| CN203930379U (zh) | 可编程控制器 | |
| US6700402B2 (en) | Output control circuit and output control method | |
| JP2561005B2 (ja) | 半導体装置 | |
| JPS61198751A (ja) | 半導体集積回路 | |
| JPH04148537A (ja) | 半導体装置 | |
| JPH0195534A (ja) | 半導体装置 | |
| Kim et al. | A Study on the Pixel-Paralled Image Processing System for Image Smoothing | |
| JPH01222459A (ja) | 予備回路内蔵入出力セル装置 | |
| JPS59167036A (ja) | 半導体集積回路 | |
| JPH0575019A (ja) | 半導体集積回路及びその設計方法 | |
| JPS59149033A (ja) | 半導体集積回路装置 | |
| JPH04332151A (ja) | 半導体集積回路のレイアウト法 |