JPH01292460A - 汎用パラレルインタフェース - Google Patents
汎用パラレルインタフェースInfo
- Publication number
- JPH01292460A JPH01292460A JP12328588A JP12328588A JPH01292460A JP H01292460 A JPH01292460 A JP H01292460A JP 12328588 A JP12328588 A JP 12328588A JP 12328588 A JP12328588 A JP 12328588A JP H01292460 A JPH01292460 A JP H01292460A
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 18
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、汎用パラレルインタフェース、特にコンピュ
ータシステムにおいてＣＰＵと多種の周辺装置を結合す
る汎用パラレルインタフェースに関する。
ータシステムにおいてＣＰＵと多種の周辺装置を結合す
る汎用パラレルインタフェースに関する。
コンピュータシステムにおいて、ＣＰＵと多種の周辺装
置を結合する汎用パラレルインタフェースは、ＩＥＥＥ
で規格化されており、ｒ Ｉ ＥＥＥＳｔａｎｄａｒｄ
４８８〜１９７８」 （以下、ＩＥＥＥ−４８８バス
という）として標準化されている。ＩＥＥＥ−４８８バ
スは、各種計測機器や周辺装置などを複数台並列に接続
し、コマンドによるリモートコントロールやデータ転送
を標準化することによって容易にシステムを構築するこ
とができる汎用パラレルインタフェースバスである。Ｉ
ＥＥＥ−４８８バスは、データバス８本、転送制御バス
３本、管理バス５本の合計１６本の信号線から成る。バ
スに接続された各種装置間のデータ転送は、３本の転送
制御線によって行なわれる（３線ハンドシ工−ク方式）
。異なった転送速度の装置間でも確実な転送が可能であ
る。
置を結合する汎用パラレルインタフェースは、ＩＥＥＥ
で規格化されており、ｒ Ｉ ＥＥＥＳｔａｎｄａｒｄ
４８８〜１９７８」 （以下、ＩＥＥＥ−４８８バス
という）として標準化されている。ＩＥＥＥ−４８８バ
スは、各種計測機器や周辺装置などを複数台並列に接続
し、コマンドによるリモートコントロールやデータ転送
を標準化することによって容易にシステムを構築するこ
とができる汎用パラレルインタフェースバスである。Ｉ
ＥＥＥ−４８８バスは、データバス８本、転送制御バス
３本、管理バス５本の合計１６本の信号線から成る。バ
スに接続された各種装置間のデータ転送は、３本の転送
制御線によって行なわれる（３線ハンドシ工−ク方式）
。異なった転送速度の装置間でも確実な転送が可能であ
る。
第２図は、従来の汎用パラレルインタフェースによるコ
ンピュータシステムと周辺装置との結合を示すブロック
図である。
ンピュータシステムと周辺装置との結合を示すブロック
図である。
汎用パラレルインタフェース２は、ＩＥＥＥ−４８８で
定義されるトーカとリスナの機能を備えている。トーカ
とは、データをＩ ＥＥＥ−４８８バスＪ上に送出する
機能を持つものであり、リスナとは、データをＩＥＥＥ
−４８８バスＪ上のデータを取り込む機能を持つもので
ある。ＩＥＥＥ−４８８バスＪに接続される周辺装置３
および４はトーカ、リスナの内の少なくとも一つの機能
を備えている。第２図には、便宜上周辺装置が二つしか
示されていないが、ＩＥＥＥ−４８８の電気的な規格を
満足しさえすれば、二つ以上存在しても構わない。
定義されるトーカとリスナの機能を備えている。トーカ
とは、データをＩ ＥＥＥ−４８８バスＪ上に送出する
機能を持つものであり、リスナとは、データをＩＥＥＥ
−４８８バスＪ上のデータを取り込む機能を持つもので
ある。ＩＥＥＥ−４８８バスＪに接続される周辺装置３
および４はトーカ、リスナの内の少なくとも一つの機能
を備えている。第２図には、便宜上周辺装置が二つしか
示されていないが、ＩＥＥＥ−４８８の電気的な規格を
満足しさえすれば、二つ以上存在しても構わない。
また、汎用パラレルインタフェースおよび周辺装置３お
よび４の内少なくとも一つはＩＥＥＥ−４８８で定義さ
れるコントローラの機能を備えている。コントローラは
ＩＥＥＥ−４８８バスＪを統括するもので、トーカおよ
びリスナは、コントローラから送出されるコマンドによ
りその機能を発揮する。
よび４の内少なくとも一つはＩＥＥＥ−４８８で定義さ
れるコントローラの機能を備えている。コントローラは
ＩＥＥＥ−４８８バスＪを統括するもので、トーカおよ
びリスナは、コントローラから送出されるコマンドによ
りその機能を発揮する。
データの送出は、ＩＥＥＥ−４８８バスＪ上に接続され
たトーカからリスナに対して行なわれる。すなわち、汎
用パラレルインタフェース２がトーカとして機能すると
きは、ＩＥＥＥ−４８８バス上に接続された周辺装置の
内リスナとして機能する周辺装置からのデータを取り込
む。
たトーカからリスナに対して行なわれる。すなわち、汎
用パラレルインタフェース２がトーカとして機能すると
きは、ＩＥＥＥ−４８８バス上に接続された周辺装置の
内リスナとして機能する周辺装置からのデータを取り込
む。
第３図は、汎用パラレルインタフェースのデータ転送の
一例を示すタイムチャートである。以下に、第３図を参
照して、汎用パラレルインタフェースのデータおよびコ
マンドの転送について説明する。
一例を示すタイムチャートである。以下に、第３図を参
照して、汎用パラレルインタフェースのデータおよびコ
マンドの転送について説明する。
ＩＥＥＥ−４８８バスＪの動作には、コマンドモードと
データモードとがある。コマンドモードは、コントロー
ラがトーカまたはリスナに対して、Ｉ ＥＥＥ−４８８
バスＪを介してコマンドを送出し、トーカ／リスナの指
定等を行なうモードであり、コントローラが管理バスの
アテンション信号Ｈ（以下、ＡＴＮ信号という）を論理
ｒ□。
データモードとがある。コマンドモードは、コントロー
ラがトーカまたはリスナに対して、Ｉ ＥＥＥ−４８８
バスＪを介してコマンドを送出し、トーカ／リスナの指
定等を行なうモードであり、コントローラが管理バスの
アテンション信号Ｈ（以下、ＡＴＮ信号という）を論理
ｒ□。
にすることで規定される。データモードは、トーカがリ
スナに対して、ＩＥＥＥ−４８８バスＪを介してデータ
を送出すモードであり、コントローラが管理バスのＡＴ
Ｎ信号Ｈを論理「１」にすることで規定される。いずれ
のモードであっても、情報の送り側と受け側は、転送制
御バス３本を使用した３線ハンドシエークを行なうこと
によって、ＩＥＥＥ−４８８バスを介した情報を送受を
行なう。
スナに対して、ＩＥＥＥ−４８８バスＪを介してデータ
を送出すモードであり、コントローラが管理バスのＡＴ
Ｎ信号Ｈを論理「１」にすることで規定される。いずれ
のモードであっても、情報の送り側と受け側は、転送制
御バス３本を使用した３線ハンドシエークを行なうこと
によって、ＩＥＥＥ−４８８バスを介した情報を送受を
行なう。
転送制御バスは、データバリッド信号（以下、ＤＡＶ信
号という）Ｅと、ｎｏｔ ｒｅａｄｙ ｆｏｒ ｄａｔ
ａ信号（以下、ＮＲＦＤ信号という）Ｆと、ｎｏｔ ｄ
ａｔａａｃｃｅｐｔｅｄ信号（以下、ＮＤＡＣ信号とい
う）Ｇとからなる。ＤＡＶ信号は、トーカまたはコント
ローラが、データまたはコマンドをＩ ＥＥＥ−４８８
バスＪに送出する際に論理「０」にして、ＩＥＥＥ−４
８８バスＪ上のデータが有効であることを示す信号であ
る。ＮＲＦＤ信号は、リスナがデータを受け取る準備が
できていないときに論理「０」となり、準備ができた状
態で論理「１」となる、ＮＤＡＣ信号は、リスナがデー
タの受取りを完了したときに論理「１」となり、受取り
を完了しないとき論理「０」となる。
号という）Ｅと、ｎｏｔ ｒｅａｄｙ ｆｏｒ ｄａｔ
ａ信号（以下、ＮＲＦＤ信号という）Ｆと、ｎｏｔ ｄ
ａｔａａｃｃｅｐｔｅｄ信号（以下、ＮＤＡＣ信号とい
う）Ｇとからなる。ＤＡＶ信号は、トーカまたはコント
ローラが、データまたはコマンドをＩ ＥＥＥ−４８８
バスＪに送出する際に論理「０」にして、ＩＥＥＥ−４
８８バスＪ上のデータが有効であることを示す信号であ
る。ＮＲＦＤ信号は、リスナがデータを受け取る準備が
できていないときに論理「０」となり、準備ができた状
態で論理「１」となる、ＮＤＡＣ信号は、リスナがデー
タの受取りを完了したときに論理「１」となり、受取り
を完了しないとき論理「０」となる。
情報の送り側のデバイスは、送りたい情報をＩＥＥＥ−
４８８バスＪ上に送出するのに引き続いて、ＤＡＶ信号
を論理ｒ□、にする。受け側のデバイスは、ＤＡＶ信号
が論理「０」になったことで、情報がＩＥＥＥ−４８８
バスＪ上に送出されたことを検知し、ＮＲＦＤ信号を論
理「０」とすると同時に情報を取り込む動作を開始する
。この動作を完了したデバイスは、そのＮＤＡＣ信号の
を論理「１」にする、この場合に複数個の受け側デバイ
スがあれば、ＮＤＡＣ信号はワイヤードオア結合になっ
ているから、最も取り込みの遅いデバイスが取り込みを
完了して初めてＮＤＡＣ信号が論理「１」となる。
４８８バスＪ上に送出するのに引き続いて、ＤＡＶ信号
を論理ｒ□、にする。受け側のデバイスは、ＤＡＶ信号
が論理「０」になったことで、情報がＩＥＥＥ−４８８
バスＪ上に送出されたことを検知し、ＮＲＦＤ信号を論
理「０」とすると同時に情報を取り込む動作を開始する
。この動作を完了したデバイスは、そのＮＤＡＣ信号の
を論理「１」にする、この場合に複数個の受け側デバイ
スがあれば、ＮＤＡＣ信号はワイヤードオア結合になっ
ているから、最も取り込みの遅いデバイスが取り込みを
完了して初めてＮＤＡＣ信号が論理「１」となる。
送り側デバイスは、ＮＤＡＣ信号が論理「１」になった
ことを検知して、すべての受け側のデバイスがデータバ
ス上の情報の受け取りを完了したと判断し、ＤＡＶ信号
を論理ｒ１．にし、情報の送出を停止する。受け側のデ
バイスは各々にＤＡ■信号が論理「１」にもどったこと
を検知して、ＮＤＡＣ信号を論理「Ｏ」にすると同時に
ＮＲＦＤ出力を論理「１」にする。ＮＲＦＤ信号線もワ
イヤードオア結語されているので、最も遅いデバイスが
ＮＲＦＤ信号を論理ｒＱＪにして初めてＮＲＦＤ信号が
論理「０」となる。これにより、複数個の受け側デバイ
スがあっても、その内で最も動作の遅いデバイスに合せ
てハンドシェイク動作が実行される。
ことを検知して、すべての受け側のデバイスがデータバ
ス上の情報の受け取りを完了したと判断し、ＤＡＶ信号
を論理ｒ１．にし、情報の送出を停止する。受け側のデ
バイスは各々にＤＡ■信号が論理「１」にもどったこと
を検知して、ＮＤＡＣ信号を論理「Ｏ」にすると同時に
ＮＲＦＤ出力を論理「１」にする。ＮＲＦＤ信号線もワ
イヤードオア結語されているので、最も遅いデバイスが
ＮＲＦＤ信号を論理ｒＱＪにして初めてＮＲＦＤ信号が
論理「０」となる。これにより、複数個の受け側デバイ
スがあっても、その内で最も動作の遅いデバイスに合せ
てハンドシェイク動作が実行される。
ＣＰＵＩと汎用パラレルインタフェース２とのデータの
受け渡しは、ＣＰＵバスＡを介して行なわれる。汎用パ
ラレルインタフェース２は、ＣＰＵ１からのライト命令
ＣによりＩ ＥＥＥ−４８８バスＪに送出するコマンド
やデータを、ＣＰＵバスから取り込み、リード命令りに
より、Ｉ ＥＥＥ−４８８バスＪから取り込んだコマン
ドやデータをＣＰＵバスＡ上に送出する。
受け渡しは、ＣＰＵバスＡを介して行なわれる。汎用パ
ラレルインタフェース２は、ＣＰＵ１からのライト命令
ＣによりＩ ＥＥＥ−４８８バスＪに送出するコマンド
やデータを、ＣＰＵバスから取り込み、リード命令りに
より、Ｉ ＥＥＥ−４８８バスＪから取り込んだコマン
ドやデータをＣＰＵバスＡ上に送出する。
上述した従来の汎用パラレルインタフェースを使用して
、ＣＰＵと多種の周辺装置を結合する場合に、例えばそ
れらの装置の中に、ＣＰＵが内部で扱うデータとは異な
るビットウェイトの装置がある場合には、ビットウェイ
トを同じにするために、汎用パラレルインタフェースの
データバス線の結線を変えるか、またはＣＰＵ側でビッ
トウェイト変換の処理を行なわなければならない、前者
の方法では、コマンドの送受が正常に行なえなくなり、
後者の方法では処理が遅くなるという欠点がある。
、ＣＰＵと多種の周辺装置を結合する場合に、例えばそ
れらの装置の中に、ＣＰＵが内部で扱うデータとは異な
るビットウェイトの装置がある場合には、ビットウェイ
トを同じにするために、汎用パラレルインタフェースの
データバス線の結線を変えるか、またはＣＰＵ側でビッ
トウェイト変換の処理を行なわなければならない、前者
の方法では、コマンドの送受が正常に行なえなくなり、
後者の方法では処理が遅くなるという欠点がある。
本発明の目的は、簡単な回路構成で、処理速度を落とさ
ず、しかもコマンドの送受も正常に行なえるような汎用
パラレルインタフェースを提供することである。
ず、しかもコマンドの送受も正常に行なえるような汎用
パラレルインタフェースを提供することである。
本発明によれば、ＣＰＵとデータの受け渡しを直接行な
うＣＰＵバスと、周辺装置とデータの受け渡しを行なう
インタフェースバスとの間に設けられ、ＣＰＵの指示に
応じて両バス間のデータの受け渡しを行なう汎用パラレ
ルインタフェースにおいて、ＣＰＵの指示に応じて、両
バス間の受け渡しデータのビットウェイトを切り換える
切換回路を具備する汎用パラレルインタフェースが得ら
れる。
うＣＰＵバスと、周辺装置とデータの受け渡しを行なう
インタフェースバスとの間に設けられ、ＣＰＵの指示に
応じて両バス間のデータの受け渡しを行なう汎用パラレ
ルインタフェースにおいて、ＣＰＵの指示に応じて、両
バス間の受け渡しデータのビットウェイトを切り換える
切換回路を具備する汎用パラレルインタフェースが得ら
れる。
次に、本発明の一実施例を示した図面を参照して、本発
明の詳細な説明する。
明の詳細な説明する。
第１図は、本発明の一実施例の汎用パラレルインタフェ
ースにより、コンピュータシステムと周辺装置とを結合
したものである。第１図における参照番号が第２図にお
ける参照番号と同じものは、同一の機能を有する。
ースにより、コンピュータシステムと周辺装置とを結合
したものである。第１図における参照番号が第２図にお
ける参照番号と同じものは、同一の機能を有する。
本実施例において、汎用パラレルインタフェース２とＩ
ＥＥＥ−４８８バスＪとの間にビットウェイト切換回路
５が設けられている。切換回路５は、切換信号りが論理
「０」のときは、通常のビットウェイトのデータを送受
信し、論理「１」のときは、ビットウェイトを逆にした
データに切換えて送受信する。信号にはＣＰＩＩからの
切換命令の信号であり、論理「１」のときに有効となり
、ビットウェイトが逆のデータに切換える命令である１
、切換命令信号にとＡＴＮ信号Ｈとは論理積回路６によ
り切換信号りとなる。データ送受信の際に、切換命令信
号Ｋが有効、すなわち論理「１」でかつＡＴＮ信号Ｈが
データモードすなわち論理「１」のときは、論理積回路
６により、切換信号りが有効、すなわち論理「１」とな
り、ビットウェイトが逆のデータに切換えられる。これ
により、Ｉ ＥＥＥ−４８８バスＪに接続されている周
辺装置の中に、ＣＰＵＩが内部で扱うデータとは異なる
ビットウェイトの装置が有る場合でも、汎用パラレルイ
ンタフェース２は切換回路５を通して、ＣＰＵ １が扱
うデータと同じビットウェイトのデータを受け取り、ビ
ットウェイトが異なる装置と同じビットウェイトのデー
タを送出できる。
ＥＥＥ−４８８バスＪとの間にビットウェイト切換回路
５が設けられている。切換回路５は、切換信号りが論理
「０」のときは、通常のビットウェイトのデータを送受
信し、論理「１」のときは、ビットウェイトを逆にした
データに切換えて送受信する。信号にはＣＰＩＩからの
切換命令の信号であり、論理「１」のときに有効となり
、ビットウェイトが逆のデータに切換える命令である１
、切換命令信号にとＡＴＮ信号Ｈとは論理積回路６によ
り切換信号りとなる。データ送受信の際に、切換命令信
号Ｋが有効、すなわち論理「１」でかつＡＴＮ信号Ｈが
データモードすなわち論理「１」のときは、論理積回路
６により、切換信号りが有効、すなわち論理「１」とな
り、ビットウェイトが逆のデータに切換えられる。これ
により、Ｉ ＥＥＥ−４８８バスＪに接続されている周
辺装置の中に、ＣＰＵＩが内部で扱うデータとは異なる
ビットウェイトの装置が有る場合でも、汎用パラレルイ
ンタフェース２は切換回路５を通して、ＣＰＵ １が扱
うデータと同じビットウェイトのデータを受け取り、ビ
ットウェイトが異なる装置と同じビットウェイトのデー
タを送出できる。
なお、ＡＴＮ信号Ｈがコマンドモード、すなわち論理ｒ
□、のときは、切換信号りは無効、すなわち論理「０」
となり、ビットウェイトが逆のデータに切り換わること
はないので、コマンドの送受信の際もビットエエイトが
逆になってしまうという不都合は生じない。
□、のときは、切換信号りは無効、すなわち論理「０」
となり、ビットウェイトが逆のデータに切り換わること
はないので、コマンドの送受信の際もビットエエイトが
逆になってしまうという不都合は生じない。
以上説明したように、本発明によれば、コマンドインタ
フェースを正常に行ない、かつデータの送受信のときの
みデータのビットウェイトの切換えを行なうことにより
、簡単な回路構成で、ＩＥＥＥ−４８８バスに接続され
る複数装置の中にデータのピントウェイトが異なる装置
があっても、その装置とのデータ送受信が正常に行なえ
るという効果がある。
フェースを正常に行ない、かつデータの送受信のときの
みデータのビットウェイトの切換えを行なうことにより
、簡単な回路構成で、ＩＥＥＥ−４８８バスに接続され
る複数装置の中にデータのピントウェイトが異なる装置
があっても、その装置とのデータ送受信が正常に行なえ
るという効果がある。
第１図は本発明の一実施例の汎用パラレルインタフェー
スによるコンピュータと周辺装置との接続を示すブロッ
ク図、第２図は従来の汎用パラレルインタフェースによ
るコンピュータと周辺装置との接続を示すブロック図、
第３図は汎用パラレルインタフェースによるデータ転送
の制御を表すタイムチャートである。 １：ＣＰＵ、２：汎用パラレルインタフェース、３．４
二周辺装置、５：ビットウェイト切換回路、６：論理回
路。 代理人 弁理士 内 原 音
スによるコンピュータと周辺装置との接続を示すブロッ
ク図、第２図は従来の汎用パラレルインタフェースによ
るコンピュータと周辺装置との接続を示すブロック図、
第３図は汎用パラレルインタフェースによるデータ転送
の制御を表すタイムチャートである。 １：ＣＰＵ、２：汎用パラレルインタフェース、３．４
二周辺装置、５：ビットウェイト切換回路、６：論理回
路。 代理人 弁理士 内 原 音
Claims (1)
- ＣＰＵとデータの受け渡しを直接行なうＣＰＵバスと、
周辺装置とデータの受け渡しを行なうインタフェースバ
スとの間に設けられ、前記ＣＰＵの指示に応じて前記両
バス間のデータの受け渡しを行なう汎用パラレルインタ
フェースにおいて、前記ＣＰＵの指示に応じて、前記両
バス間の受け渡しデータのビットウェイトを切り換える
切換回路を具備することを特徴とする汎用パラレルイン
タフェース。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12328588A JPH01292460A (ja) | 1988-05-19 | 1988-05-19 | 汎用パラレルインタフェース |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12328588A JPH01292460A (ja) | 1988-05-19 | 1988-05-19 | 汎用パラレルインタフェース |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01292460A true JPH01292460A (ja) | 1989-11-24 |
Family
ID=14856783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12328588A Pending JPH01292460A (ja) | 1988-05-19 | 1988-05-19 | 汎用パラレルインタフェース |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01292460A (ja) |
-
1988
- 1988-05-19 JP JP12328588A patent/JPH01292460A/ja active Pending
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