JPH01293533A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01293533A JPH01293533A JP12465588A JP12465588A JPH01293533A JP H01293533 A JPH01293533 A JP H01293533A JP 12465588 A JP12465588 A JP 12465588A JP 12465588 A JP12465588 A JP 12465588A JP H01293533 A JPH01293533 A JP H01293533A
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- groove
- epitaxial layer
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000012535 impurity Substances 0.000 claims abstract description 18
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims abstract description 6
- 238000002955 isolation Methods 0.000 claims description 10
- 238000010438 heat treatment Methods 0.000 claims description 2
- 230000000873 masking effect Effects 0.000 abstract 1
- 230000001590 oxidative effect Effects 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、酸化膜分離法により集積回路の各構成素子
間を絶縁分離する半導体装置の製造方法に関する。
間を絶縁分離する半導体装置の製造方法に関する。
〈従来の技術〉
第２図（ａ）乃至（ｄ）は従来の製造方法を示している
。サブストレートｉ板ｌ上のトランジスタ等の素子形成
領域にはコレクタ埋込み層２を形成するための不純物拡
散を行い、エピタキシャルＮ３を成長させ、表面に薄い
酸化膜４を形成する。酸化膜４上にレジスト溶液を塗布
し、表面コンタクト層の形成領域を露出させるようにパ
ターニングされたレジスト層５をマスクとして酸化膜４
を通してエピタキシャル層３内に、°表面コンタクト層
を形成するために基板１と同じ導電型の不純物を導入す
る（第２図（ａ））。
。サブストレートｉ板ｌ上のトランジスタ等の素子形成
領域にはコレクタ埋込み層２を形成するための不純物拡
散を行い、エピタキシャルＮ３を成長させ、表面に薄い
酸化膜４を形成する。酸化膜４上にレジスト溶液を塗布
し、表面コンタクト層の形成領域を露出させるようにパ
ターニングされたレジスト層５をマスクとして酸化膜４
を通してエピタキシャル層３内に、°表面コンタクト層
を形成するために基板１と同じ導電型の不純物を導入す
る（第２図（ａ））。
レジスト層５を除去した後、選択酸化のマスクとなる窒
化膜６を形成し、分離領域のエピタキシャル層３の厚さ
が他の領域の約１７２となるようにエツチングする（第
２図（ｂ））。
化膜６を形成し、分離領域のエピタキシャル層３の厚さ
が他の領域の約１７２となるようにエツチングする（第
２図（ｂ））。
再びパターニング加工を施したレジスト層７をマスクと
して先の工程でエピタキシャル層３の層厚の小さくなっ
た部分にチャンネルストンパ用不鈍物をイオン注入する
（第２図（Ｃ））。
して先の工程でエピタキシャル層３の層厚の小さくなっ
た部分にチャンネルストンパ用不鈍物をイオン注入する
（第２図（Ｃ））。
窒化膜６をマスクとして選択酸化を行い酸化分離層８を
成長させ、同時にチャンネルストッパ層９およびサブス
トレート基板１に接触する表面コンタクト層１０を形成
する（第２図（ｄ））。
成長させ、同時にチャンネルストッパ層９およびサブス
トレート基板１に接触する表面コンタクト層１０を形成
する（第２図（ｄ））。
その後、酸化分離層８によって絶縁分離された素子形成
領域３ａに例えばトランジスタ等の回路素子を設け、表
面コンタクト領域１０上を含め適宜コンタクトホールを
形成して回路の所望領域がサブストレート基板ｌと同電
位となるよう金属配線を施す。
領域３ａに例えばトランジスタ等の回路素子を設け、表
面コンタクト領域１０上を含め適宜コンタクトホールを
形成して回路の所望領域がサブストレート基板ｌと同電
位となるよう金属配線を施す。
〈発明が解決しようとする課題〉
表面コンタクト領域を形成するために選択酸化に用いる
窒化膜の形成の前に予め不純物を導入しなければならず
、そのためにレジスト層のパターニングおよび剥離とい
ったリソグラフィー工程が必要であり、製造工程が複雑
である。また、エピタキシャル層表面から導入した不純
物がサブストレート基板に達するまで長時間の熱拡散処
理を必要とする。
窒化膜の形成の前に予め不純物を導入しなければならず
、そのためにレジスト層のパターニングおよび剥離とい
ったリソグラフィー工程が必要であり、製造工程が複雑
である。また、エピタキシャル層表面から導入した不純
物がサブストレート基板に達するまで長時間の熱拡散処
理を必要とする。
本発明は上記事情に鑑みて創案されたもので、従来の製
造工程に比べてこれを簡略化できる新規な半導体装置の
製造方法を提供することを目的としている。
造工程に比べてこれを簡略化できる新規な半導体装置の
製造方法を提供することを目的としている。
く課題を解決するための手段〉
酸化分離層を形成のため、素子形成領域の周囲のエピタ
キシャル層をエツチング除去して溝を設け、このアイソ
レーション用の溝とこれに近接するエピタキシャル層の
一部にサブストレート基板と同一導電型不純物を導入し
た後、熱酸化を行い、酸化分離層を形成するのと同時に
サブストレート基板に連なる表面コンタクト領域を形成
する。
キシャル層をエツチング除去して溝を設け、このアイソ
レーション用の溝とこれに近接するエピタキシャル層の
一部にサブストレート基板と同一導電型不純物を導入し
た後、熱酸化を行い、酸化分離層を形成するのと同時に
サブストレート基板に連なる表面コンタクト領域を形成
する。
く作用〉
酸化分離層を形成するための熱拡散時にチャンネルスト
ッパ用不純物がエピタキシャル層内を上方にも拡散し、
またエピタキシャル層表面からも同導電型不純物が拡散
してエピタキシャル層表面からサブストレート基板に連
なる表面コンタクト領域が形成される。
ッパ用不純物がエピタキシャル層内を上方にも拡散し、
またエピタキシャル層表面からも同導電型不純物が拡散
してエピタキシャル層表面からサブストレート基板に連
なる表面コンタクト領域が形成される。
〈実施例〉
第１図は本発明の実施例を示す各工程における半導体装
置の断面図である。
置の断面図である。
Ｐ型すブストレート基板ｌＯ上のトランジスタ等の素子
形成領域１０ａにコレクタ埋込み層２０を形成するため
の不純物拡散を行い、Ｎ型エピタキシャル層３０を成長
させ、表面に１０００人程度０薄い酸化膜４０と選択酸
化のマスクとなる１０００人の窒化膜６０を形成する。
形成領域１０ａにコレクタ埋込み層２０を形成するため
の不純物拡散を行い、Ｎ型エピタキシャル層３０を成長
させ、表面に１０００人程度０薄い酸化膜４０と選択酸
化のマスクとなる１０００人の窒化膜６０を形成する。
そして酸化膜４０、窒化膜６０及びエピタキシャル層３
０を部分的にエツチング除去して素子形成領域を囲む溝
３１と、本実施例ではコンタクト面積を増大させるため
の溝３１と隔てて凹部３２を形成する（第１図（ａ））
。
０を部分的にエツチング除去して素子形成領域を囲む溝
３１と、本実施例ではコンタクト面積を増大させるため
の溝３１と隔てて凹部３２を形成する（第１図（ａ））
。
次に、窒化膜６０上にレジスト溶液を塗布し、溝３１と
凹部３２の底部および溝３１と凹部３２間の窒化膜６０
表面を露出させるようにパターニングされたレジスト層
５０をマスクとして窒化膜６０および酸化膜４０を通し
てエピタキシャル層３０内に到達するように、チャンネ
ルストッパ領域と表面コンタクト領域を形成するために
基板１０と同じ導電型の不純物をイオン注入する（第１
図（ｂ））。
凹部３２の底部および溝３１と凹部３２間の窒化膜６０
表面を露出させるようにパターニングされたレジスト層
５０をマスクとして窒化膜６０および酸化膜４０を通し
てエピタキシャル層３０内に到達するように、チャンネ
ルストッパ領域と表面コンタクト領域を形成するために
基板１０と同じ導電型の不純物をイオン注入する（第１
図（ｂ））。
つづいてレジスト層５０を除去した後、窒化膜６０をマ
スクとして選択酸化を行って酸化分離層８０、チャンネ
ルストッパ層９０を形成するとともに凹部３２を酸化膜
により埋める。このときチャンネルストッパ用不純物が
エピタキシャル層内を上方にも拡散し、またエピタキシ
ャル層表面からも同じ不純物が拡散してエピタキシャル
層表面からサブストレート基板に連なる表面コンタクト
層１００が形成される（第１図（Ｃ））。
スクとして選択酸化を行って酸化分離層８０、チャンネ
ルストッパ層９０を形成するとともに凹部３２を酸化膜
により埋める。このときチャンネルストッパ用不純物が
エピタキシャル層内を上方にも拡散し、またエピタキシ
ャル層表面からも同じ不純物が拡散してエピタキシャル
層表面からサブストレート基板に連なる表面コンタクト
層１００が形成される（第１図（Ｃ））。
その後、コンタクトホール開口を行い表面コンタクト層
１００と連なる金属配線を形成することにより回路上の
要請によって適宜エピタキシャル層表面に形成される素
子による回路の所望部分をサブストレート基板と同電位
とすることができる。
１００と連なる金属配線を形成することにより回路上の
要請によって適宜エピタキシャル層表面に形成される素
子による回路の所望部分をサブストレート基板と同電位
とすることができる。
なお、不純物のイオン注入に先立ち注入領域表面に３０
００人程度０酸化膜を成長させてイオン注入による結晶
欠陥の発生を防ぐことができる。
００人程度０酸化膜を成長させてイオン注入による結晶
欠陥の発生を防ぐことができる。
また凹部３２を必ずしも設ける必要はなく、溝３１とこ
れに近接する位置のエピタキシャル層表面にサブストレ
ート基板と同じ導電型の不純物を注入すれば本発明の目
的は達成される。
れに近接する位置のエピタキシャル層表面にサブストレ
ート基板と同じ導電型の不純物を注入すれば本発明の目
的は達成される。
〈発明の効果〉
表面コンタクト層がチャンネルストッパ層と同時に形成
されるので、表面コンタクト層形成のために別途マスク
工程を設ける必要がなく、全体の工程が簡略化できる。
されるので、表面コンタクト層形成のために別途マスク
工程を設ける必要がなく、全体の工程が簡略化できる。
また、エピタキシャル層表面からサブストレート基板に
連なる表面コンタクト層を形成する熱処理時間が短縮さ
れるとともに、これによって温度プロファイルに及ぼす
影響が低減される。
連なる表面コンタクト層を形成する熱処理時間が短縮さ
れるとともに、これによって温度プロファイルに及ぼす
影響が低減される。
第１図は本発明の実施例を示す各製造工程での半導体装
置の断面図、第２図は従来例の示す各製造工程での半導
体装置の断面図である。 １０・・・サブストレート基板 ８０・・・酸化分ＭＮ １０ａ ・・素子形成領域 ３１・・・溝 １００ ・・表面コンタクト層 特許出願人 ローム株式会社 第１図
置の断面図、第２図は従来例の示す各製造工程での半導
体装置の断面図である。 １０・・・サブストレート基板 ８０・・・酸化分ＭＮ １０ａ ・・素子形成領域 ３１・・・溝 １００ ・・表面コンタクト層 特許出願人 ローム株式会社 第１図
Claims (1)
- （１）酸化分離層により素子形成領域を絶縁分離する半
導体装置の製造方法において、 サブストレート基板上に積層したエピタキシャル層に素
子形成領域を囲む溝を形成する工程と、前記溝の内部お
よび前記溝と近接する前記エピタキシャル層の表面に前
記サブストレート基板と同じ導電型の不純物を注入する
工程と、前記不純物を拡散させて前記エピタキシャル層
の表面から前記サブストレート基板に連なる表面コンタ
クト層と酸化分離層を形成するための熱処理工程とを含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12465588A JPH01293533A (ja) | 1988-05-20 | 1988-05-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12465588A JPH01293533A (ja) | 1988-05-20 | 1988-05-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01293533A true JPH01293533A (ja) | 1989-11-27 |
Family
ID=14890779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12465588A Pending JPH01293533A (ja) | 1988-05-20 | 1988-05-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01293533A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7135742B1 (en) | 2000-02-08 | 2006-11-14 | Fujitsu Limited | Insulated gate type semiconductor device and method for fabricating same |
-
1988
- 1988-05-20 JP JP12465588A patent/JPH01293533A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7135742B1 (en) | 2000-02-08 | 2006-11-14 | Fujitsu Limited | Insulated gate type semiconductor device and method for fabricating same |
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