JPS62199065A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPS62199065A JPS62199065A JP4248886A JP4248886A JPS62199065A JP S62199065 A JPS62199065 A JP S62199065A JP 4248886 A JP4248886 A JP 4248886A JP 4248886 A JP4248886 A JP 4248886A JP S62199065 A JPS62199065 A JP S62199065A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- diffusion layers
- nitride film
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000010410 layer Substances 0.000 claims abstract description 34
- 150000004767 nitrides Chemical class 0.000 claims abstract description 24
- 239000011229 interlayer Substances 0.000 claims abstract description 16
- 230000003647 oxidation Effects 0.000 claims abstract description 9
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 238000005468 ion implantation Methods 0.000 claims abstract description 3
- 238000009792 diffusion process Methods 0.000 claims description 34
- 238000002955 isolation Methods 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 9
- 230000015556 catabolic process Effects 0.000 abstract 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
゛本発明は半導体装置およびその製造方法に関し、特に
、窒化膜をマスクとしてソースおよびドレインの拡散層
を形成した後この窒化膜によって選択酸化を行って拡散
層上に所定の厚さの酸化膜を形成して表面の凹凸段差を
減少させた半導体装置およびその製造方法に関する。
、窒化膜をマスクとしてソースおよびドレインの拡散層
を形成した後この窒化膜によって選択酸化を行って拡散
層上に所定の厚さの酸化膜を形成して表面の凹凸段差を
減少させた半導体装置およびその製造方法に関する。
従来のＭＯＳ）ランジスクとして、例えば、第３図に示
すものがある。このＭＯＳ）ランジスタは半導体基板上
にソース拡散領域２ａとドレイン拡散領域２ｂ（以下両
者をＳＤ拡散層２と称する）を有し、ＳＤ拡散Ｎ２間に
形成されるチャンネル上の薄いゲート酸化膜３を介して
多結晶シリコンで作られたゲート電極４が設けられてい
る。ＳＤ拡散Ｎ２の外側に対応する半導体装置１上には
、トランジスタ素子を分離する素子分離用酸化膜５が形
成され、素子分離用酸化膜５およびゲート電極４の上に
層間絶縁膜６が設けられている。
すものがある。このＭＯＳ）ランジスタは半導体基板上
にソース拡散領域２ａとドレイン拡散領域２ｂ（以下両
者をＳＤ拡散層２と称する）を有し、ＳＤ拡散Ｎ２間に
形成されるチャンネル上の薄いゲート酸化膜３を介して
多結晶シリコンで作られたゲート電極４が設けられてい
る。ＳＤ拡散Ｎ２の外側に対応する半導体装置１上には
、トランジスタ素子を分離する素子分離用酸化膜５が形
成され、素子分離用酸化膜５およびゲート電極４の上に
層間絶縁膜６が設けられている。
層間絶縁膜６の上に所定のパターンの配線膜７が形成さ
れ、層間絶縁膜６の開孔６ａを介してゲート電極４およ
びＳＤ拡散層２と接続されている。
れ、層間絶縁膜６の開孔６ａを介してゲート電極４およ
びＳＤ拡散層２と接続されている。
以上の構成において、ソースおよびドレインの再拡散２
ａ、２ｂは多結晶シリコンより成るゲート電極４をマス
クにした拡散によって形成される。
ａ、２ｂは多結晶シリコンより成るゲート電極４をマス
クにした拡散によって形成される。
しかし、従来のＭＯＳ）ランジスタによれば、ゲート電
極をマスクにしてＳＤ拡散層を形成していることからＳ
Ｄ拡散層上（ゲート電極と素子分離用酸化膜の間）に凹
部が形成され、それが配線膜が形成される層間絶縁膜の
凹凸として表面に表れるため、配ｗＡ膜に段切れが生じ
る恐れがある。この傾向は集積化が進んでパターンの微
細化に応じて大になる。
極をマスクにしてＳＤ拡散層を形成していることからＳ
Ｄ拡散層上（ゲート電極と素子分離用酸化膜の間）に凹
部が形成され、それが配線膜が形成される層間絶縁膜の
凹凸として表面に表れるため、配ｗＡ膜に段切れが生じ
る恐れがある。この傾向は集積化が進んでパターンの微
細化に応じて大になる。
本発明は上記に鑑みてなされたものであり、層間絶縁膜
表面の凹凸の段差を小さくしてその上に形成する配線膜
の段切れの発生を抑制するため、窒化膜をマスクに用い
てＳＤ拡散層を形成し、前記窒化膜をマスクに選択酸化
を行ってＳＤ拡散層上に所定の厚さの酸化膜を成長させ
るようにした半導体装置およびその製造方法を提供する
ものである。
表面の凹凸の段差を小さくしてその上に形成する配線膜
の段切れの発生を抑制するため、窒化膜をマスクに用い
てＳＤ拡散層を形成し、前記窒化膜をマスクに選択酸化
を行ってＳＤ拡散層上に所定の厚さの酸化膜を成長させ
るようにした半導体装置およびその製造方法を提供する
ものである。
以下、本発明の半導体装置およびその製造方法について
詳細に説明する。
詳細に説明する。
第１図は本発明の半導体装置の一実施例を示す。この実
施例では、第３図と同一の部分は同一の引用数字で示さ
れているので重複する説明は省略するが、素子分離用絶
縁膜５とゲート電極４の間（ＳＤ拡散層２の上）には素
子分離用絶縁膜５の厚さに近似した厚さの酸化膜８が形
成されていてその上に形成されている層間絶縁膜６の表
面の凹凸を小さくしている。
施例では、第３図と同一の部分は同一の引用数字で示さ
れているので重複する説明は省略するが、素子分離用絶
縁膜５とゲート電極４の間（ＳＤ拡散層２の上）には素
子分離用絶縁膜５の厚さに近似した厚さの酸化膜８が形
成されていてその上に形成されている層間絶縁膜６の表
面の凹凸を小さくしている。
また、ゲート電極４は多結晶シリコン層４ａの上に絶縁
［４ｂを重ねた多結晶シリコン層４Ｃを成長させたもの
である。
［４ｂを重ねた多結晶シリコン層４Ｃを成長させたもの
である。
第２図（ａ）〜（幻は本発明の半導体装置の製造方法の
一実施例を示す。（ａ）において、例えば、Ｐ型の半導
体基板１上に熱酸化膜３、窒化膜９を成長させた後、リ
ソグラフィ一工程によりパターニングを行ってフォトレ
ジスト１０を残す。（ｂ）において、素子分離用絶縁膜
５となる領域上の窒化膜９の除去後、残った窒化膜９に
基づいて選択酸化を行って所定の厚さの素子分離用絶縁
膜５を形成する。ＴＣ）において、フォトレジスト１１
のバターニングによりＳＤ拡散層上の窒化膜９を除去す
る。（ｄ）において、フォトレジスト１１が除去され、
窒化膜９をマスクにイオン注入でＳＤ拡散層が作られる
。ｔｅｌにおいて、チャンネル層上に残した窒化膜９を
マスクにして選択酸化を行って拡散層２の上に酸化膜８
を形成する。（ｆ）において、絶縁膜４ｂをはさんで多
結晶シリコン層４ａ、４Ｃを２回に分けて成長させ、完
全に溝を埋め込む。（ｇｌにおいて、多結晶シリコン層
４ａ、４ｃのエツチングを行い、ゲート電極４を形成し
、全体に層間絶縁膜６を成長させる。（ｈｌにおいて、
酸化膜８に開孔８ａを形成し、層間絶縁膜６に開孔６ａ
を形成してから、配線膜を成長させ、パターニングを行
ってトランジスタが形成される。以上の製造工程の説明
から明らかなように、この実施例によると、ＳＤ拡散層
とゲート電極とはセルフアライメントによって形成され
る。
一実施例を示す。（ａ）において、例えば、Ｐ型の半導
体基板１上に熱酸化膜３、窒化膜９を成長させた後、リ
ソグラフィ一工程によりパターニングを行ってフォトレ
ジスト１０を残す。（ｂ）において、素子分離用絶縁膜
５となる領域上の窒化膜９の除去後、残った窒化膜９に
基づいて選択酸化を行って所定の厚さの素子分離用絶縁
膜５を形成する。ＴＣ）において、フォトレジスト１１
のバターニングによりＳＤ拡散層上の窒化膜９を除去す
る。（ｄ）において、フォトレジスト１１が除去され、
窒化膜９をマスクにイオン注入でＳＤ拡散層が作られる
。ｔｅｌにおいて、チャンネル層上に残した窒化膜９を
マスクにして選択酸化を行って拡散層２の上に酸化膜８
を形成する。（ｆ）において、絶縁膜４ｂをはさんで多
結晶シリコン層４ａ、４Ｃを２回に分けて成長させ、完
全に溝を埋め込む。（ｇｌにおいて、多結晶シリコン層
４ａ、４ｃのエツチングを行い、ゲート電極４を形成し
、全体に層間絶縁膜６を成長させる。（ｈｌにおいて、
酸化膜８に開孔８ａを形成し、層間絶縁膜６に開孔６ａ
を形成してから、配線膜を成長させ、パターニングを行
ってトランジスタが形成される。以上の製造工程の説明
から明らかなように、この実施例によると、ＳＤ拡散層
とゲート電極とはセルフアライメントによって形成され
る。
以上説明したように、本発明の半導体装置およびその製
造方法によれば、窒化膜をマスクに用いてＳＤ拡散層を
形成し、前記窒化膜をマスクに選択酸化を行ってＳＤ拡
散層上に所定の厚さの酸化膜を成長させるようにしたた
め、層間絶縁膜表面の凹凸の段差を小さくしてその上に
形成する配線膜の段切れの発生を抑制できる。
造方法によれば、窒化膜をマスクに用いてＳＤ拡散層を
形成し、前記窒化膜をマスクに選択酸化を行ってＳＤ拡
散層上に所定の厚さの酸化膜を成長させるようにしたた
め、層間絶縁膜表面の凹凸の段差を小さくしてその上に
形成する配線膜の段切れの発生を抑制できる。
第１図は本発明の一実施例を示す構造断面図、第２図（
ａ）〜（ｈ）は本発明による半導体装置の製造方法の一
実施例を示す説明図、第３図は従来のＭＯＳ）ランジス
タの構造断面図。 符号の説明 １−・・・−・・半導体基板 ２・・−・−
・ＳＤ拡散層２ａ−・・・ソース拡散領域 ２ｂ・−−−−−−−・ドレイン拡散領域 ３−・−
ゲート酸化膜４−−−一−・−ゲート電極
ａ）〜（ｈ）は本発明による半導体装置の製造方法の一
実施例を示す説明図、第３図は従来のＭＯＳ）ランジス
タの構造断面図。 符号の説明 １−・・・−・・半導体基板 ２・・−・−
・ＳＤ拡散層２ａ−・・・ソース拡散領域 ２ｂ・−−−−−−−・ドレイン拡散領域 ３−・−
ゲート酸化膜４−−−一−・−ゲート電極
Claims (1)
- （１）素子分離用酸化膜によって分離された複数のトラ
ンジスタ素子領域を基板上に有し、該トランジスタ素子
領域に形成されたソースおよびドレインの両拡散層と、
該両拡散層間のチャネル領域上に形成されたゲート電極
と、前記両拡散層および前記ゲート電極上の層間絶縁膜
上に形成されてその開孔を介して前記両拡散層および前
記ゲート電極と接続される配線膜とを備えた半導体装置
において、 前記両拡散層上に前記素子分離用酸化膜の膜厚に近似し
た厚さの酸化膜を形成して前記配線膜が形成される前記
層間絶縁膜の凹凸段差を減少させたことを特徴とする半
導体装置。（２）素子分離用酸化膜によって分離された
複数のトランジスタ素子領域を基板上に有し、該トラン
ジスタ素子領域に形成されたソースおよびドレインの両
拡散層と、該両拡散層間のチャネル領域上に形成された
ゲート電極と、前記両拡散層および前記ゲート電極上の
層間絶縁膜上に形成されてその開孔を介して前記両拡散
層および前記ゲート電極と接続される配線膜とを備えた
半導体装置において、 前記基板上に窒化膜を成長させ、該窒化膜のパターニン
グに基づいて選択酸化を行って前記素子分離用酸化膜を
形成する工程と、 前記パターニングされた前記窒化膜をチャンネル領域上
だけに残し、残された前記窒化膜をマスクにイオン注入
を行って前記両拡散層を形成する工程と、 前記残された前記窒化膜により選択酸化を行って前記両
拡散層上に前記素子分離用酸化膜の厚さに近似した厚さ
の熱酸化膜を形成する工程と、 前記残された前記窒化膜を除去して前記チャンネル領域
上に前記ゲート電極を形成する工程を有することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4248886A JPS62199065A (ja) | 1986-02-27 | 1986-02-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4248886A JPS62199065A (ja) | 1986-02-27 | 1986-02-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62199065A true JPS62199065A (ja) | 1987-09-02 |
Family
ID=12637444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4248886A Pending JPS62199065A (ja) | 1986-02-27 | 1986-02-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62199065A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258238A (ja) * | 1988-08-23 | 1990-02-27 | Nec Corp | 電界効果トランジスタの製造方法 |
-
1986
- 1986-02-27 JP JP4248886A patent/JPS62199065A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258238A (ja) * | 1988-08-23 | 1990-02-27 | Nec Corp | 電界効果トランジスタの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4174579B2 (ja) | 第二のポリ層の形成後に二重ポリバイポーラトランジスタの２つのレベルをドーピングするプロセス | |
| JPS6015944A (ja) | 半導体装置 | |
| JPH04360581A (ja) | 電界効果型トランジスタの製造方法 | |
| JPS62199065A (ja) | 半導体装置およびその製造方法 | |
| JPS5951153B2 (ja) | 半導体装置の製造方法 | |
| JPS63207177A (ja) | 半導体装置の製造方法 | |
| KR100305402B1 (ko) | 반도체소자의 제조방법 | |
| KR0135690B1 (ko) | 반도체소자의 콘택 제조방법 | |
| JPH0864810A (ja) | 縦型ｍｏｓ ｆｅｔの製造方法 | |
| JPH03262154A (ja) | ＢｉＣＭＯＳ型半導体集積回路の製造方法 | |
| JPS61172346A (ja) | 半導体集積回路装置 | |
| JP2594121B2 (ja) | 半導体装置の製造方法 | |
| JPH01223741A (ja) | 半導体装置及びその製造方法 | |
| JPH04139759A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPS63102340A (ja) | 半導体装置の製造方法 | |
| JPS6294985A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPS59177940A (ja) | 素子分離領域の製造方法 | |
| JPH0287621A (ja) | 半導体装置の製造方法 | |
| KR20030000662A (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| JPH01293533A (ja) | 半導体装置の製造方法 | |
| JPS63144543A (ja) | 半導体素子間分離領域の形成方法 | |
| JPH01173755A (ja) | 半導体装置の製造方法 | |
| JPS59130445A (ja) | 半導体集積回路装置の製造方法 | |
| JPS59177939A (ja) | 素子分離領域の製造方法 | |
| JPH05335407A (ja) | 半導体装置の製造方法 |