JPH01295331A - 乗算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分Ｗ） この発明は、複数ビットの入力データを乗算する乗算器
、特に乗数が定数である場合に、乗数を入力することな
く被乗数入力に対する乗算結果を得ることができる乗算
器に関するものである。

〔従来の技術） 第４図は、例えばｒＬｓＩ化が進む並列演算方式による
乗算器の回路方式を見る」、日経エレクトロニクス、１
９７８年５月２９日、７６〜９０頁に示されている従来
の４×４ビット乗算器を示すもので、図中、（２１）は
部分積の生成、部分積の加算を行なう単位回路、（２２
）、（２３）、（２４）はこの補数表示による乗算の結
果生じる補正を行なう単位回路、（Ｘ、）、（ｘ−）　
、（ｘ−）　、　（ｘ４）は乗算の際の被乗数入力で、
そのうち（ｘ４）はこの補数のサインビット、（ｙｔ）
、（ｙ２）、（ｙ３）、（ｙ４）　は乗算の際の乗数入
力で、そのうち（ｙ４）はこの補数のサインビット、（
Ｐｓ）、（Ｐ２）、（Ｐ、）、（Ｐ４）、（Ｐｓ）−（
Ｐａ）、（Ｐ、）は乗算結果出力である。なお、図中の
単位回路（２２）、（２３）に付随している［相］印は
インバート入力である。

第５図は、第４図の乗算器を構成する単位回路のブロッ
ク図であり、図中、（２５）はＡＮＤゲート、（２６）
は全加算器、（ｋ）は前段の加算結果入力、（Ｘ）は被
乗数、（ｙ）は乗数、（Ｃ）キャリー人力、（Ｃｏ）は
キャリー出力、（Ｐ）は部分積加算結果出力である。

従来の乗算器は上記のように構成され、被乗数入力（Ｘ
ｔ）〜（Ｘ４）および乗数入力（ｙｔ）〜（ｙ４）が入
力されると、単位回路（２１）が、数値部の部分積の生
成、加算を行なうとともに、単位回路（２２）、（２３
）、（２４）が、この補数表示による乗算の結果生じる
補正を行なう、そして、上記数値部の部分積および補正
部の演算結果の総和は、乗算結果出力（ｐ＋）〜（Ｐ７
）として出力される。

（発明が解決しようとする課題〕 従来の乗算器は以上のように構成されていることから、
この補数表示のための補正が必要で、部分積の加算を行
なわなければならないため、そのためのハードウェアを
設ける必要があり、またそのための時間が必要である等
の課題があった。

この発明は、かかる課題を解決するためになされたもの
で、この補数表示を補正なしに実行できるとともに、部
分積の生成、加算が不要で、高速で乗算結果を求めるこ
とができ、かつハードウェア構成の簡略化が可能な乗算
器を得ることを目的とする。

（課題を解決するための手段〕 この発明に係る乗算器は、複数ビットの被乗数入力に乗
数を乗じた結果を出力する乗算器において、論理素子の
組合せにより構成され入力される被乗数入力と固定乗数
との乗算結果を算出する乗算回路を設けるようにしたも
のである。

（作用） この発明においては、論理素子の組合せにより構成され
る乗算回路により、固定数である乗算入力を行なうこと
なく、被乗数人力との乗算結果が算出され、部分積の生
成、加算を行なうことを要しない。

（実施例） 第１図はこの発明の一実施例に係る乗算器を示すもので
、４ビツトの被乗数人力に対し局倍する乗算器である０
図中、第４図と同一符号は同−又は相当部分を示す、（
１）はこの補数表示のための単位回路、（２）、（３）
、（４）、（５）は数値部の演算を行なう単位回路で、
相互にカスケード接続されている。

第２図は、第１図の乗算器を構成する各単位回路（１）
〜（５）の論理回路図であり、図中、（Ａ）、ＣＢ）は
被乗算入力、（Ｂｌ）はボロー人力、（Ｙ）は上記３ビ
ツトの入力に対し局の乗算を乗じた積、（ＢＯＧ）、（
ＢＯＩ）はボロー出力、（６）、（７）、（８）　はＮ
ＡＮＤゲート、（９）はＮＯＴゲート、（１ｏ）はＯＲ
ゲート、（１１）はＮＯＲゲート、（１２）はＥｘ−Ｏ
Ｒ（Ｅｘｃｌｕｓｉｖｅ　ＯＲ）ゲート、（１３）はＡ
ＮＤゲートである。

上記のように構成された乗算器において、まず単位回路
は次のように動作する。すなわち、各単位回路（１）〜
（５）は、（８１）、（Ａ）、（Ｂ）の３ビツトの入力
に対し、局の固定乗数を乗じた積として（Ｙ）、余りと
して（ｎｏ。）、（ＢＯｌ）の２ビツトを出力している
。

入力が全て０のときには、出力も全て０である。入力の
最下位ビットｒＢｊが１のとき、積であル（Ｙ）は０１
余りの２ビツトのうち（Ｂｏｂ）はｏｌ（８０゜）は１
どなる。

入力のうち（Ａ）のみが１のとき、積である（Ｙ）はＯ
１余りの２ビツトのうちの（Ｂｏｂ）は１　、　（ＢＯ
ｏ）は０となる。

上記のような入力と出力との関係を、真理値表として第
３図に示す。

次に、上記各単位回路（１）〜（５）をカスケード接続
して構成される４ビツトの局乗算器について説明する。

最上位の単位回路（１）はこの補数表示のための回路で
ある。この補数表示のサインビットである（×４）が１
であるとき、出力（Ｂｏｏ）はＯ、（８０，）は１とな
り、（ｎｏｔ）は単位回路（２）の（Ｂｌ）に接続され
ているため、単位回路（２）の（Ｙ）、すなわち出力（
Ｐ、）は必ず１となる。

単位回路（２）〜（５）は数値部の演算を行なう回路で
あり、（Ｙ）は乗算結果出力（Ｐ２）〜（ＰＳ）に、（
ＢＯｏ）は次段の入力「Ａ」に、（ＢＯｔ）は次段の入
力ｒＢＩ、に接続されており、前段の余り２ビツトと人
力（Ｘ、）〜（ｘ３）を合わせた３ビツトに月の乗数を
乗じて横１ビットと余り２ビツトとを出力している。

（Ｐ、）は最下位の余り出力であり、積の求めるたに出
力している。すなわち、（ＰＩ）を（Ｐｓ）〜（Ｐ２）
に加えれば四捨五入、（Ｐ、）を使用しなければ切り捨
てとなる。

なお、上記実施例では、４ビツトの場合について示した
が、ビット数は何ビットでもよく、また単位回路（１）
〜（５）は、論理素子の組合わせで構成されれば、第２
図の構成に限定されない、また乗数も、局に限らずどの
ような固定乗数でもよい。

また、上記実施例では、数値部の演算を行なう単位回路
（２）、（３）、（４）、（５）を相互にカスケード接
続する構成としたが、その他の論理素子の組合せにより
構成することもできる。

（発明の効果） この発明は以上説明したとおり、部分積の生成、加算を
行なわず、論理素子を組合わせて乗算回路を構成したこ
とから、固定乗数による乗算を実現しているので、ハー
ドウェアを簡素化してしかも高速な乗算器を得ることが
できる等の効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る乗算器を示す構成図
、第２図は第１図の乗算器を構成する単位回路を示す論
理回路図、第３図は第２図の単位回路の入出力関係を示
す真理値表、第４図は従来の乗算器を示す構成図、第５
図は従来の乗算器を構成する単位回路を示す論理回路図
である。 （１）、（２）、（３）、（４）、（５）・・・単位回
路、（×鳳）、（ｘ２）、（Ｘｓ）、　（Ｘ、）・・・
被乗数入力、（Ｐｌ）、（Ｐ、）、（Ｐｌ）、（Ｐ４）
、（Ｐｇ）・・・乗算結果出力。 なお、各図中、同一符号は同−又は相当部分を示すもの
とする。

Claims (1)

【特許請求の範囲】
1. 複数ビットの被乗数入力に乗数を乗じた結果を出力する
   乗算器において、論理素子の組合わせにより構成され入
   力される被乗数入力と固定乗数との乗算結果を算出する
   乗算回路を設けたことを特徴とする乗算器。