JPH01295464A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH01295464A JPH01295464A JP63126670A JP12667088A JPH01295464A JP H01295464 A JPH01295464 A JP H01295464A JP 63126670 A JP63126670 A JP 63126670A JP 12667088 A JP12667088 A JP 12667088A JP H01295464 A JPH01295464 A JP H01295464A
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- JP
- Japan
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- thin film
- drain region
- film transistor
- region
- semiconductor layer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0314—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral top-gate TFTs comprising only a single gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以上の順序に従って本発明を説明する。
Ａ、産業上の利用分野
Ｂ１発明の概要
Ｃ０従来技術［第２図、第３図］
００発明か解決しようとする問題点
［第４図乃至第７図］
Ｅ０問題点を解決するための手段
Ｆ０作用
Ｇ、実施例［第１図］
Ｈ０発明の効果
（Ａ、産業上の利用分野）
本発明は薄膜トランジスタ、特に絶縁基板上の半導体層
に絶縁ゲート型電界効果トランジスタを形成した薄膜ト
ランジスタに関する。
に絶縁ゲート型電界効果トランジスタを形成した薄膜ト
ランジスタに関する。
（Ｂ、発明の概要）
本発明は、上記の薄膜トランジスタにおいて、逆のゲー
トバイアス電圧が加わった場合のリーク電流を小さくす
るため、 半導体層の厚さを少なくともチャンネル部のドレイン領
域近傍領域及びトレイン領域において局部的に厚くした
ことを特徴とする。
トバイアス電圧が加わった場合のリーク電流を小さくす
るため、 半導体層の厚さを少なくともチャンネル部のドレイン領
域近傍領域及びトレイン領域において局部的に厚くした
ことを特徴とする。
（Ｃ，従来技術）［第２図、第３図］
薄膜トランジスタは特開昭５５−１６０４５７号公報等
に紹介されたように絶縁基板上の単導体層に絶縁ゲート
型電界効果トランジスタを形成したものであり、第２図
はその薄膜トランジスタの従来例の−を示す断面図であ
る。同図において、ａは石英等の絶縁基板、ｂは該絶縁
基板ａ上に形成された多結晶シリコンからなるＰ型の半
導体層、Ｃはゲート絶縁膜、ｄはゲート電極、ｅは該ゲ
ート電極ｄをマスクとして半導体層すにｎ型不純物をド
ープすることにより形成されたドレイン領域、ｆは同じ
くソース領域、ｇはゲート電極ｄの下側に位置するチャ
ンネル部である。この薄膜トランジスタはｎチャンネル
のものである。
に紹介されたように絶縁基板上の単導体層に絶縁ゲート
型電界効果トランジスタを形成したものであり、第２図
はその薄膜トランジスタの従来例の−を示す断面図であ
る。同図において、ａは石英等の絶縁基板、ｂは該絶縁
基板ａ上に形成された多結晶シリコンからなるＰ型の半
導体層、Ｃはゲート絶縁膜、ｄはゲート電極、ｅは該ゲ
ート電極ｄをマスクとして半導体層すにｎ型不純物をド
ープすることにより形成されたドレイン領域、ｆは同じ
くソース領域、ｇはゲート電極ｄの下側に位置するチャ
ンネル部である。この薄膜トランジスタはｎチャンネル
のものである。
このような薄膜トランジスタにおいては半導体層すは全
体的に薄くしてゲートスイング（Ｇａｔｅ Ｓｗｉｎｇ
）を改善することが試みられている。というのは、第３
図に示すように半導体層すの厚さを薄くするとそれに伴
ってゲートスイングが改善されるからである。これはチ
ャンネル部（活性層ンｇの電位を考察することによって
理解できる。即ち、半導体層すが厚く、従って、チャン
ネル部ｇか厚い場合には、薄膜トランジスタがオンする
ときチャンネル部ｇにできる空乏層の底面は２点鎖線で
示すようにチャンネル部ｇの底面までは達しない。従っ
て、チャンネル部ｇの底部は電位を持たずチャンネル部
ｇの表面電位が低くなり、立ち上りが悪くなる。要する
に、ｇｍが悪くなる。
体的に薄くしてゲートスイング（Ｇａｔｅ Ｓｗｉｎｇ
）を改善することが試みられている。というのは、第３
図に示すように半導体層すの厚さを薄くするとそれに伴
ってゲートスイングが改善されるからである。これはチ
ャンネル部（活性層ンｇの電位を考察することによって
理解できる。即ち、半導体層すが厚く、従って、チャン
ネル部ｇか厚い場合には、薄膜トランジスタがオンする
ときチャンネル部ｇにできる空乏層の底面は２点鎖線で
示すようにチャンネル部ｇの底面までは達しない。従っ
て、チャンネル部ｇの底部は電位を持たずチャンネル部
ｇの表面電位が低くなり、立ち上りが悪くなる。要する
に、ｇｍが悪くなる。
しかるに、半導体層すを薄くしてチャンネル部ｇを薄く
した場合には空乏層がチャンネル部ｇの底く絶縁基板表
面）に達するようにすることかできる。このように空乏
層がチャンネル部ｇの底に達した場合にはその結果とし
てチャンネル部ｇの底が電位を待ち、それに伴ってチャ
ンネル部ｇの表面電位が上る。その結果、立ち上りが良
くなるのである。このように、半導体層の厚さを薄くす
るとゲートスイングの改善ができることが明らがである
。
した場合には空乏層がチャンネル部ｇの底く絶縁基板表
面）に達するようにすることかできる。このように空乏
層がチャンネル部ｇの底に達した場合にはその結果とし
てチャンネル部ｇの底が電位を待ち、それに伴ってチャ
ンネル部ｇの表面電位が上る。その結果、立ち上りが良
くなるのである。このように、半導体層の厚さを薄くす
るとゲートスイングの改善ができることが明らがである
。
また、半導体層ｇの厚さを薄くするとオフ時における空
乏層幅が狭くなり、リーク電流が小さくなるという利点
もある。というのは、オフ時においても空乏層内におい
て熱励起によりキャリアが発生し、それがリーク電流と
して薄膜トランジスタに流れ、そのリーク？を流は空乏
層の体積に略比例するが、半導体層ｇを薄くして空乏層
幅を小さくなるようにするとオフ時における空乏層の体
積か小さくなり、延いては熱励起により発生するキャリ
アが少なくなるからである。
乏層幅が狭くなり、リーク電流が小さくなるという利点
もある。というのは、オフ時においても空乏層内におい
て熱励起によりキャリアが発生し、それがリーク電流と
して薄膜トランジスタに流れ、そのリーク？を流は空乏
層の体積に略比例するが、半導体層ｇを薄くして空乏層
幅を小さくなるようにするとオフ時における空乏層の体
積か小さくなり、延いては熱励起により発生するキャリ
アが少なくなるからである。
従フて、薄ｌｌ５ｊトランジスタにおいては薄膜化の傾
向が著しい。
向が著しい。
（Ｄ、発明が解決しようとする問題点）［第４図乃至第
７図］ ところが、薄１漠トランジスタをより薄膜化すると、逆
ゲートバイアスの深い電圧がかかりた場合に薄膜トラン
ジスタのリーク電流が大きくなるという問題があった。
７図］ ところが、薄１漠トランジスタをより薄膜化すると、逆
ゲートバイアスの深い電圧がかかりた場合に薄膜トラン
ジスタのリーク電流が大きくなるという問題があった。
第４図はそのような問題点を示すものである。
即ち、上述したように特性の向上を図るべく第４図に示
すように半導体層すを薄くすると、ゲート電圧が負の場
合（但し、ｎチャンネルＭＯ５ＦＥＴを例とした場合）
にチャンネル部ｇの表面がそのゲート電圧によフてＰ＋
化する。
すように半導体層すを薄くすると、ゲート電圧が負の場
合（但し、ｎチャンネルＭＯ５ＦＥＴを例とした場合）
にチャンネル部ｇの表面がそのゲート電圧によフてＰ＋
化する。
破線で示す部分りはＰ０化した部分である。すると、そ
のＰ＋になった部分りとドレイン領域ｅとの間のｐｎ接
合ｉにかかる電界が強くなり、トンネル効果で流れる逆
バイアス下におけるリーク電流が大きくなるという問題
点が生じたのである。
のＰ＋になった部分りとドレイン領域ｅとの間のｐｎ接
合ｉにかかる電界が強くなり、トンネル効果で流れる逆
バイアス下におけるリーク電流が大きくなるという問題
点が生じたのである。
尤も、負ゲートバイアスが深くなければリーク電流はそ
うは大きくならない。しかし、トラジスタを液晶デイス
プレィの駆動に用いる場合には負ゲートバイアスを深く
しなければならなくなるのである。というのは、液晶デ
イスプレィの１セルは第５図に示すような回路構成を有
し、その映像信号線には第６図に示すような信号Ｖｓを
印加し、そして、駆動トランジスタを駆動信号Ｖｇ（ノ
ードＢに印加される）により開閉して閉じた時に信号Ｖ
ｓ（ノードＡのレベル）をノードＣに取り込んで液晶に
電圧を印加するという動作を行わせる。そして、液晶の
レスポンスを速くするにはそれに応じて信号ＶＳの振幅
を高くすることが必要となるが、この場合において、第
７図（Ａ）に示すような電位関係になったとき実質的に
負の５ｖのゲートバイアスがかかることになる。第７図
（Ａ）に示すような電位関係とは、ソースに５Ｖの映像
信号Ｖｓを受け、ゲート電圧ＶｇがＯｖで、０点に蓄積
された信号によるドレインの電位が１０ｖという場合で
ある。これは、第７図（Ｂ）に示す場合と等価である。
うは大きくならない。しかし、トラジスタを液晶デイス
プレィの駆動に用いる場合には負ゲートバイアスを深く
しなければならなくなるのである。というのは、液晶デ
イスプレィの１セルは第５図に示すような回路構成を有
し、その映像信号線には第６図に示すような信号Ｖｓを
印加し、そして、駆動トランジスタを駆動信号Ｖｇ（ノ
ードＢに印加される）により開閉して閉じた時に信号Ｖ
ｓ（ノードＡのレベル）をノードＣに取り込んで液晶に
電圧を印加するという動作を行わせる。そして、液晶の
レスポンスを速くするにはそれに応じて信号ＶＳの振幅
を高くすることが必要となるが、この場合において、第
７図（Ａ）に示すような電位関係になったとき実質的に
負の５ｖのゲートバイアスがかかることになる。第７図
（Ａ）に示すような電位関係とは、ソースに５Ｖの映像
信号Ｖｓを受け、ゲート電圧ＶｇがＯｖで、０点に蓄積
された信号によるドレインの電位が１０ｖという場合で
ある。これは、第７図（Ｂ）に示す場合と等価である。
従って、負の深いゲートバイアスがかかることになるの
である。
である。
その結果、リーク電流が大きくなるという問題が生じて
しまうのである。
しまうのである。
本発明はこのような問題点を解決すべく為されたもので
あり、逆のゲートバイアスがかかったときにおけるリー
ク電流を小さくすることを目的とする。
あり、逆のゲートバイアスがかかったときにおけるリー
ク電流を小さくすることを目的とする。
（Ｅ、問題点を解決するための手段）
本発明薄膜トランジスタは上記問題点を解決するため、
半導体層の厚さを少なくともチャンネル部のドレイン領
域と近傍の領域とトレイン領域において局部的に厚くし
たことを特徴とする。
半導体層の厚さを少なくともチャンネル部のドレイン領
域と近傍の領域とトレイン領域において局部的に厚くし
たことを特徴とする。
（Ｆ、作用）
本発明薄膜トランジスタによれば、チャンネル部のドレ
イン領域に近い領域は厚くなっているので、逆のゲート
バイアスがかかったときのチャンネル部の下部は高濃度
化しない。従って、ｐｎ接合における電界強度が弱くさ
れ、リーク電流が低減化する。
イン領域に近い領域は厚くなっているので、逆のゲート
バイアスがかかったときのチャンネル部の下部は高濃度
化しない。従って、ｐｎ接合における電界強度が弱くさ
れ、リーク電流が低減化する。
（Ｇ、実施例）［第１図］
以下、本発明薄膜トランジスタを図示実施例に従って詳
細に説明する。
細に説明する。
第１図は本発明薄膜トランジスタの一つの実施例を示す
断面図である。同図において、１は絶縁基板、２は該絶
縁基板１上に形成された多結晶シリコンからなるＰ−型
半導体層、３はゲート絶縁膜、４はゲート電極、５はド
レイン領域、６はソース領域、７はチャンネル部である
。
断面図である。同図において、１は絶縁基板、２は該絶
縁基板１上に形成された多結晶シリコンからなるＰ−型
半導体層、３はゲート絶縁膜、４はゲート電極、５はド
レイン領域、６はソース領域、７はチャンネル部である
。
上記チャンネル部７は、中間部、即ち、両端部を除いた
部分においてはゲートスイングを良好にすべく薄く形成
されているが、ドレイン領域５及びソース領域６の近傍
領域においてはそのドレイン領域５及びソース領域６に
近づくに従って厚くなるように形成されている。そして
、ドレイン領域５及びソース領域６の厚さはチャンネル
部７の最も厚くされた両端における厚さと同じになって
いる。このチャンネル部７の長さは例えば７μｍ、厚さ
が厚くされた両端部の長さは例えば１μｍである。
部分においてはゲートスイングを良好にすべく薄く形成
されているが、ドレイン領域５及びソース領域６の近傍
領域においてはそのドレイン領域５及びソース領域６に
近づくに従って厚くなるように形成されている。そして
、ドレイン領域５及びソース領域６の厚さはチャンネル
部７の最も厚くされた両端における厚さと同じになって
いる。このチャンネル部７の長さは例えば７μｍ、厚さ
が厚くされた両端部の長さは例えば１μｍである。
このように、本薄膜トランジスタは、チャンネル部７の
ドレイン領域近傍部分とドレイン領域５がチャンネル部
７の中間部分よりも厚くなっているので、負ゲートバイ
アスがかかった場合、チャンネル部７の厚くなった部分
における下部は第１図に示すようにＰ９型化せず、ドレ
イン側のｐｎ接合の電界強度が小さくなる。従って、リ
ーク電流が低減する。
ドレイン領域近傍部分とドレイン領域５がチャンネル部
７の中間部分よりも厚くなっているので、負ゲートバイ
アスがかかった場合、チャンネル部７の厚くなった部分
における下部は第１図に示すようにＰ９型化せず、ドレ
イン側のｐｎ接合の電界強度が小さくなる。従って、リ
ーク電流が低減する。
そして、チャンネル部（即ち、活性層）７の大部分は薄
くなっているのでオンするときのチャンネル部７の表面
電位を充分に高くすることができ、キャリア数を多くし
てゲートスイングを改善し、ｇｍを上げることができる
という効果は充分に享受できる。
くなっているのでオンするときのチャンネル部７の表面
電位を充分に高くすることができ、キャリア数を多くし
てゲートスイングを改善し、ｇｍを上げることができる
という効果は充分に享受できる。
（Ｈ，発明の効果）
以上に述べたように、本発明薄膜トランジスタは、半導
体層の厚さを少なくともチャンネル部のドレイン領域の
近傍領域とドレイン領域において局部的に厚くしたこと
を特徴とするものである。
体層の厚さを少なくともチャンネル部のドレイン領域の
近傍領域とドレイン領域において局部的に厚くしたこと
を特徴とするものである。
従って、本発明薄膜トランジスタによれば、チャンネル
部のドレイン領域に近い領域は厚くなっているので、逆
のゲートバイアスがかかったときのチャンネル部の下部
は高濃度化しない。
部のドレイン領域に近い領域は厚くなっているので、逆
のゲートバイアスがかかったときのチャンネル部の下部
は高濃度化しない。
従って、ｐｎ接合における電界強度が弱くされ、リーク
電流が低減化する。
電流が低減化する。
第１図は本発明薄膜トランジスタの〜つの実施例を示す
断面図、第２図は薄膜トランジスタの従来例を示す断面
図、第３図はゲートスイングと半導体層の厚さの関係図
、第４図は問題点を示す断面図、第５図は液晶デイスプ
レィの１セルの回路図、第６図は映像信号の波形図、第
７図（Ａ）、（Ｂ）はリーク電流が問題となるときの各
端子の電位を示す回路図で、同図（Ａ）は実際の回路の
状態を示し、同図（Ｂ）はそれと等価の回路をｌＨす。 符号の説明 ｌ・・・絶縁基板、２・・・半導体層、５・・・ドレイ
ン領域、 ７・・・チャンネル部。 出 願 人 ソニー株式会社 ７ チャンネル部 第１図 第２図 シ 半導体Ｈのｒ！１−ｔ（ｊｌ− ケ゛−トスで〉７゛と厚との開イ示図 第３図 問題点亡示Ｔ［ｒ面図 第４図 良品デイスプレィの イ言号Ｖｓの波形
図ドレイン ソー人 ドレイン
ソー人ＣＡ）（Ｂ＞ リーク電流カイ問題となるととの 各端子のｔａ芝示す図 第７図
断面図、第２図は薄膜トランジスタの従来例を示す断面
図、第３図はゲートスイングと半導体層の厚さの関係図
、第４図は問題点を示す断面図、第５図は液晶デイスプ
レィの１セルの回路図、第６図は映像信号の波形図、第
７図（Ａ）、（Ｂ）はリーク電流が問題となるときの各
端子の電位を示す回路図で、同図（Ａ）は実際の回路の
状態を示し、同図（Ｂ）はそれと等価の回路をｌＨす。 符号の説明 ｌ・・・絶縁基板、２・・・半導体層、５・・・ドレイ
ン領域、 ７・・・チャンネル部。 出 願 人 ソニー株式会社 ７ チャンネル部 第１図 第２図 シ 半導体Ｈのｒ！１−ｔ（ｊｌ− ケ゛−トスで〉７゛と厚との開イ示図 第３図 問題点亡示Ｔ［ｒ面図 第４図 良品デイスプレィの イ言号Ｖｓの波形
図ドレイン ソー人 ドレイン
ソー人ＣＡ）（Ｂ＞ リーク電流カイ問題となるととの 各端子のｔａ芝示す図 第７図
Claims (1)
- （１）絶縁基板上の半導体層に絶縁ゲート型電界効果ト
ランジスタを形成した薄膜トランジスタにおいて、上記
の半導体層の厚さを少なくともチャンネル部のドレイン
領域の近傍領域とドレイン領域において局部的に厚くし
たことを特徴とする薄膜トランジスタ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126670A JPH01295464A (ja) | 1988-05-24 | 1988-05-24 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126670A JPH01295464A (ja) | 1988-05-24 | 1988-05-24 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01295464A true JPH01295464A (ja) | 1989-11-29 |
Family
ID=14940958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63126670A Pending JPH01295464A (ja) | 1988-05-24 | 1988-05-24 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01295464A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5281840A (en) * | 1991-03-28 | 1994-01-25 | Honeywell Inc. | High mobility integrated drivers for active matrix displays |
| US5281828A (en) * | 1991-09-20 | 1994-01-25 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor with reduced leakage current |
| US5308779A (en) * | 1991-03-28 | 1994-05-03 | Honeywell Inc. | Method of making high mobility integrated drivers for active matrix displays |
| US5656844A (en) * | 1995-07-27 | 1997-08-12 | Motorola, Inc. | Semiconductor-on-insulator transistor having a doping profile for fully-depleted operation |
-
1988
- 1988-05-24 JP JP63126670A patent/JPH01295464A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5281840A (en) * | 1991-03-28 | 1994-01-25 | Honeywell Inc. | High mobility integrated drivers for active matrix displays |
| US5308779A (en) * | 1991-03-28 | 1994-05-03 | Honeywell Inc. | Method of making high mobility integrated drivers for active matrix displays |
| US5281828A (en) * | 1991-09-20 | 1994-01-25 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor with reduced leakage current |
| US5436184A (en) * | 1991-09-20 | 1995-07-25 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor and manufacturing method thereof |
| US5656844A (en) * | 1995-07-27 | 1997-08-12 | Motorola, Inc. | Semiconductor-on-insulator transistor having a doping profile for fully-depleted operation |
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