JPH05129600A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05129600A JPH05129600A JP3313385A JP31338591A JPH05129600A JP H05129600 A JPH05129600 A JP H05129600A JP 3313385 A JP3313385 A JP 3313385A JP 31338591 A JP31338591 A JP 31338591A JP H05129600 A JPH05129600 A JP H05129600A
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- JP
- Japan
- Prior art keywords
- source
- drain regions
- gate electrode
- region
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＭＯＳトランジスタにおいて、ゲート酸化膜
の薄膜化に伴い問題となる、チャネルに垂直方向の電界
の増大を素子性能を劣化させることなく抑制する。 【構成】 ソース，ドレイン領域２，３のゲート電極４
とのオーバラップ部分で、ゲート酸化膜５との界面にソ
ース・ドレイン領域と同一導電型の半導体で、かつ濃度
の低い緩衝領域２ａ，３ａを設け、これにより深さ方向
の濃度勾配を緩やかにする。
の薄膜化に伴い問題となる、チャネルに垂直方向の電界
の増大を素子性能を劣化させることなく抑制する。 【構成】 ソース，ドレイン領域２，３のゲート電極４
とのオーバラップ部分で、ゲート酸化膜５との界面にソ
ース・ドレイン領域と同一導電型の半導体で、かつ濃度
の低い緩衝領域２ａ，３ａを設け、これにより深さ方向
の濃度勾配を緩やかにする。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、特
にＭＯＳトランジスタのリーク電流の低減を図ったもの
に関するものである。
にＭＯＳトランジスタのリーク電流の低減を図ったもの
に関するものである。
【０００２】
【従来の技術】図３は従来のＭＯＳトランジスタの断面
構造を示す図であり、図において、１は下地の半導体基
板、２，３はそれぞれ該半導体基板１の表面に形成され
たソース，ドレイン領域、４は上記ソース，ドレイン領
域２，３が形成された基板１上にゲート絶縁膜５を介し
て形成されたゲート電極である。
構造を示す図であり、図において、１は下地の半導体基
板、２，３はそれぞれ該半導体基板１の表面に形成され
たソース，ドレイン領域、４は上記ソース，ドレイン領
域２，３が形成された基板１上にゲート絶縁膜５を介し
て形成されたゲート電極である。
【０００３】次に動作について説明する。Ｎチャンネル
ＭＯＳトランジスタの場合、ゲート電極４に正の電圧を
印加することによって、ソース領域２とドレイン領域３
の間にチャネル領域が形成され、この間をキャリアが走
行して信号が伝播される。一方、ゲート電極４に十分な
負の電圧をかけると、ゲート電極４とソース，ドレイン
領域２，３のオーバラップ部分内のバンド構造は垂直方
向の高電界により曲げられて急峻となり、トンネル効果
によるリーク電流が発生する。ここで電界強度をＥm と
するとリーク電流ＩL は、 ＩL Ｅm exp （−Ｂ／Ｅm ） （Ｂは定数） で与えられる。このことからリーク電流を低減させ、素
子の信頼性を向上させるには電界強度Ｅm を抑制する必
要があることがわかる。
ＭＯＳトランジスタの場合、ゲート電極４に正の電圧を
印加することによって、ソース領域２とドレイン領域３
の間にチャネル領域が形成され、この間をキャリアが走
行して信号が伝播される。一方、ゲート電極４に十分な
負の電圧をかけると、ゲート電極４とソース，ドレイン
領域２，３のオーバラップ部分内のバンド構造は垂直方
向の高電界により曲げられて急峻となり、トンネル効果
によるリーク電流が発生する。ここで電界強度をＥm と
するとリーク電流ＩL は、 ＩL Ｅm exp （−Ｂ／Ｅm ） （Ｂは定数） で与えられる。このことからリーク電流を低減させ、素
子の信頼性を向上させるには電界強度Ｅm を抑制する必
要があることがわかる。
【０００４】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、素子のスケーリングに
伴いゲート酸化膜が薄膜化されるにつれて、チャネル垂
直方向の電界強度が大きくなる。従って、オフ時におい
ても、その高電界によりバンド間トンネル効果によるリ
ーク電流が生じ、素子の信頼性に影響を与えることとな
るという問題点があった。
上のように構成されているので、素子のスケーリングに
伴いゲート酸化膜が薄膜化されるにつれて、チャネル垂
直方向の電界強度が大きくなる。従って、オフ時におい
ても、その高電界によりバンド間トンネル効果によるリ
ーク電流が生じ、素子の信頼性に影響を与えることとな
るという問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、ゲートオーバラップ部分での垂
直電界を緩和し、リーク電流の発生を抑制することので
きる半導体装置を得ることを目的とする。
ためになされたもので、ゲートオーバラップ部分での垂
直電界を緩和し、リーク電流の発生を抑制することので
きる半導体装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体装
置は、ソース及びドレイン領域表面の、ゲート電極と重
なり合う領域に、上記ソース及びドレイン領域よりも不
純物濃度の薄い半導体領域を設けたものである。
置は、ソース及びドレイン領域表面の、ゲート電極と重
なり合う領域に、上記ソース及びドレイン領域よりも不
純物濃度の薄い半導体領域を設けたものである。
【０００７】
【作用】この発明においては、ゲート電極とオーバラッ
プしているソース・ドレイン領域において、その垂直方
向の濃度勾配が緩やか増大するため、電界強度が抑えら
れる。
プしているソース・ドレイン領域において、その垂直方
向の濃度勾配が緩やか増大するため、電界強度が抑えら
れる。
【０００８】
【実施例】以下、この発明の一実施例による半導体装置
を図１を用いて説明する。図において、図３と同一符号
は同一または相当部分を示し、１は例えば厚さ〜数μｍ
のｐ型下地基板、２，３は例えば深さ０．２〜０．３μ
ｍのそれぞれｎ型のソース及びドレイン領域、２ａ，３
ａはそれぞれソース，ドレイン領域２，３の所定部分に
形成された低不純物濃度層であるｎ- 層からなる緩衝領
域であり、深さ〜０．１μｍにて形成されている。また
４は例えば、膜厚３０００〜５０００オングストローム
のゲート電極、５は例えば膜厚〜１００オングストロー
ムのゲート酸化膜である。
を図１を用いて説明する。図において、図３と同一符号
は同一または相当部分を示し、１は例えば厚さ〜数μｍ
のｐ型下地基板、２，３は例えば深さ０．２〜０．３μ
ｍのそれぞれｎ型のソース及びドレイン領域、２ａ，３
ａはそれぞれソース，ドレイン領域２，３の所定部分に
形成された低不純物濃度層であるｎ- 層からなる緩衝領
域であり、深さ〜０．１μｍにて形成されている。また
４は例えば、膜厚３０００〜５０００オングストローム
のゲート電極、５は例えば膜厚〜１００オングストロー
ムのゲート酸化膜である。
【０００９】次に製造フローの一例を図２を用いて説明
する。まず、図２(a) に示すように、ｐ型下地基板１上
にＣＶＤ法等で酸化膜５を形成する。
する。まず、図２(a) に示すように、ｐ型下地基板１上
にＣＶＤ法等で酸化膜５を形成する。
【００１０】次いで、図２(b) に示すように、上記形成
した酸化膜５をパターニングし、その後、これをマスク
として、ヒ素，リン等のｎ型不純物をイオン注入した後
ドライブを行い、基板１表面にｎ+ 型のソース・ドレイ
ン領域２，３を形成する。
した酸化膜５をパターニングし、その後、これをマスク
として、ヒ素，リン等のｎ型不純物をイオン注入した後
ドライブを行い、基板１表面にｎ+ 型のソース・ドレイ
ン領域２，３を形成する。
【００１１】次に、ホウ素等のｐ型不純物の注入をゲー
ト酸化膜５越しに行い、しきい値制御のチャネル注入及
びソース・ドレイン緩衝領域２ａ，３ａの形成を行う。
すなわちソース，ドレイン領域２，３のｎ+ 領域のゲー
トとのオーバラップ部はホウ素により補償されてｎ- 層
となる。
ト酸化膜５越しに行い、しきい値制御のチャネル注入及
びソース・ドレイン緩衝領域２ａ，３ａの形成を行う。
すなわちソース，ドレイン領域２，３のｎ+ 領域のゲー
トとのオーバラップ部はホウ素により補償されてｎ- 層
となる。
【００１２】このとき、ソース，ドレイン領域２，３の
ゲートオーバラップ部分以外にホウ素が注入されないよ
うに予めマスクをかけておく必要がある。
ゲートオーバラップ部分以外にホウ素が注入されないよ
うに予めマスクをかけておく必要がある。
【００１３】次にＣＶＤ法によりｐｏｌｙ−Ｓｉを堆
積，パターニングし、ゲート電極４を形成する。以上の
ようにしてＮチャンネルＭＯＳトランジスタが形成され
る。
積，パターニングし、ゲート電極４を形成する。以上の
ようにしてＮチャンネルＭＯＳトランジスタが形成され
る。
【００１４】次に作用効果について説明する。ＭＯＳト
ランジスタのゲートオーバラップ部分でのチャネル垂直
方向の電界は、絶縁膜５とソース，ドレイン領域２，３
との界面近傍で最大となる。そしてこの最大電界強度
は、この領域での深さ方向の不純物濃度分布に依存して
いる。すなわち濃度勾配が緩やかである方が空乏層の幅
が広くなり、電界強度を抑えられることが知られている
（最大電界強度は濃度勾配ａに対して〜ａ1/3 で変化す
る）。このことから、ソース，ドレイン領域２，３のゲ
ートオーバラップ部分において、絶縁膜５との界面に緩
衝領域としてｎ- 層２ａ，３ａをそれぞれ設けることに
より、濃度勾配が緩やかになり、電界強度が抑えられ、
従って、オフ時におけるバンドの曲がりも小さくなり、
トンネル効果によるリーク電流の低減が図られることと
なる。
ランジスタのゲートオーバラップ部分でのチャネル垂直
方向の電界は、絶縁膜５とソース，ドレイン領域２，３
との界面近傍で最大となる。そしてこの最大電界強度
は、この領域での深さ方向の不純物濃度分布に依存して
いる。すなわち濃度勾配が緩やかである方が空乏層の幅
が広くなり、電界強度を抑えられることが知られている
（最大電界強度は濃度勾配ａに対して〜ａ1/3 で変化す
る）。このことから、ソース，ドレイン領域２，３のゲ
ートオーバラップ部分において、絶縁膜５との界面に緩
衝領域としてｎ- 層２ａ，３ａをそれぞれ設けることに
より、濃度勾配が緩やかになり、電界強度が抑えられ、
従って、オフ時におけるバンドの曲がりも小さくなり、
トンネル効果によるリーク電流の低減が図られることと
なる。
【００１５】なお、上記実施例では、ｎチャネル型のＭ
ＯＳトランジスタについて説明したが、ｐチャネル型の
ＭＯＳトランジスタにおいても、ｐ+ 層からなるソース
・ドレインと、ゲートとのオーバラップ部分で、絶縁膜
との界面にｐ- 層からなる緩衝領域を設けた構造にする
ことによって、上記と同様な電界強度抑制効果を得るこ
とができる。
ＯＳトランジスタについて説明したが、ｐチャネル型の
ＭＯＳトランジスタにおいても、ｐ+ 層からなるソース
・ドレインと、ゲートとのオーバラップ部分で、絶縁膜
との界面にｐ- 層からなる緩衝領域を設けた構造にする
ことによって、上記と同様な電界強度抑制効果を得るこ
とができる。
【００１６】
【発明の効果】以上のように、この発明による半導体装
置によれば、ソース及びドレイン領域表面の、ゲート電
極と重なり合う領域に、上記ソース及びドレイン領域よ
りも不純物濃度の薄い半導体領域を設け、垂直方向の濃
度勾配が緩やかに増大するようにしたから、チャネル垂
直方向の電界強度を抑制でき、オフ時におけるバンド間
トンネル効果によるリーク電流の低減を図ることがで
き、その結果、素子の信頼性を高めることができるとい
う効果がある。
置によれば、ソース及びドレイン領域表面の、ゲート電
極と重なり合う領域に、上記ソース及びドレイン領域よ
りも不純物濃度の薄い半導体領域を設け、垂直方向の濃
度勾配が緩やかに増大するようにしたから、チャネル垂
直方向の電界強度を抑制でき、オフ時におけるバンド間
トンネル効果によるリーク電流の低減を図ることがで
き、その結果、素子の信頼性を高めることができるとい
う効果がある。
【図１】この発明の一実施例による半導体装置（Ｎチャ
ネルＭＯＳトランジスタ）の概略断面図である。
ネルＭＯＳトランジスタ）の概略断面図である。
【図２】この発明の一実施例による半導体装置（ＭＯＳ
トランジスタ）の製造フローを示す断面概略図である。
トランジスタ）の製造フローを示す断面概略図である。
【図３】従来の半導体装置（ＭＯＳトランジスタ）の概
略断面図である。
略断面図である。
１ 下地の半導体基板 ２ ソース ３ ドレイン領域 ２ａ ソース緩衝領域 ３ａ ドレイン緩衝領域 ４ ゲート電極 ５ ゲート酸化膜
Claims (1)
- 【請求項１】 基板上のチャネル領域に隣接して形成さ
れたソース及びドレイン領域と、該ソース及びドレイン
領域上に絶縁膜を介して配置され、その両端部分が上記
ソース及びドレイン領域の一部と重なるようにして配置
されたゲート電極とを備えた半導体装置において、 上記ソース及びドレイン領域表面の上記ゲート電極との
重なり部分に、前記ソース及びドレイン領域よりも不純
物濃度の薄いこれらと同一導電型の半導体領域を備えた
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3313385A JPH05129600A (ja) | 1991-10-30 | 1991-10-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3313385A JPH05129600A (ja) | 1991-10-30 | 1991-10-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129600A true JPH05129600A (ja) | 1993-05-25 |
Family
ID=18040632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3313385A Pending JPH05129600A (ja) | 1991-10-30 | 1991-10-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129600A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007088488A (ja) * | 2006-10-18 | 2007-04-05 | Renesas Technology Corp | 電界効果トランジスタ及びその製造方法 |
-
1991
- 1991-10-30 JP JP3313385A patent/JPH05129600A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007088488A (ja) * | 2006-10-18 | 2007-04-05 | Renesas Technology Corp | 電界効果トランジスタ及びその製造方法 |
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