JPH0761020B2 - Ａ／ｄコンバ−タ - Google Patents
Ａ／ｄコンバ−タInfo
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- JPH0761020B2 JPH0761020B2 JP60176127A JP17612785A JPH0761020B2 JP H0761020 B2 JPH0761020 B2 JP H0761020B2 JP 60176127 A JP60176127 A JP 60176127A JP 17612785 A JP17612785 A JP 17612785A JP H0761020 B2 JPH0761020 B2 JP H0761020B2
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Description
【発明の詳細な説明】 以下の順序でこの発明を説明する。
Ａ 産業上の利用分野 Ｂ 発明の概要 Ｃ 従来の技術 Ｄ 発明が解決しようとする問題点 Ｅ 問題点を解決するための手段（第１図） Ｆ 作用 Ｇ 実施例 G1 A/Dコンバータのブロック図の説明（第１図〜第３
図） G2 動作説明（第１図〜第３図、第７図） Ｈ 発明の効果 Ａ 産業上の利用分野 この発明は縦続積分型のA/Dコンバータに関する。
図） G2 動作説明（第１図〜第３図、第７図） Ｈ 発明の効果 Ａ 産業上の利用分野 この発明は縦続積分型のA/Dコンバータに関する。
Ｂ 発明の概要 この発明は縦続積分型のA/Dコンバータにおいて、上位
カウンタから下位カウンタに切換えるタイミングを決め
る比較回路の出力側に可変遅延回路を設け、この可変遅
延回路の遅延量を下位カウンタにA/D変換終了時までに
入力されるパルス数に応じて制御するとともに、上記比
較回路のスレッショールド電圧を上記パルス数に応じて
制御するようにしたもので、調整部分が削減でき、ま
た、クロック周波数を必要最小限にまで下げることがで
きるものである。
カウンタから下位カウンタに切換えるタイミングを決め
る比較回路の出力側に可変遅延回路を設け、この可変遅
延回路の遅延量を下位カウンタにA/D変換終了時までに
入力されるパルス数に応じて制御するとともに、上記比
較回路のスレッショールド電圧を上記パルス数に応じて
制御するようにしたもので、調整部分が削減でき、ま
た、クロック周波数を必要最小限にまで下げることがで
きるものである。
Ｃ 従来の技術 積分方式のA/Dコンバータの１つとして、変換時間を短
縮できるようにした縦続（例えば２段階）積分方式のA/
Dコンバータが知られている（日経エレクトロニクス 19
82.1.18 P193〜P200参照）。
縮できるようにした縦続（例えば２段階）積分方式のA/
Dコンバータが知られている（日経エレクトロニクス 19
82.1.18 P193〜P200参照）。
第６図はこの縦続積分方式のA/Dコンバータの一例を示
し、サンプルホールド回路を兼ねた積分回路（10）と、
この積分回路（10）の積分時の電流を定める２個の定電
流源（11）（12）と、A/D変換出力の上位の例えば９ビ
ットの出力を生成する上位カウンタ（13）及び下位の例
えば７ビットの出力を生成する下位カウンタ（14）と、
出力レジスタ（15）と、２個の比較回路（16）及び（1
7）と、タイミングコントロール回路（18）から成って
いる。
し、サンプルホールド回路を兼ねた積分回路（10）と、
この積分回路（10）の積分時の電流を定める２個の定電
流源（11）（12）と、A/D変換出力の上位の例えば９ビ
ットの出力を生成する上位カウンタ（13）及び下位の例
えば７ビットの出力を生成する下位カウンタ（14）と、
出力レジスタ（15）と、２個の比較回路（16）及び（1
7）と、タイミングコントロール回路（18）から成って
いる。
スイッチS1は積分回路（10）をサンプルホールド回路と
積分器とに切り換えるためのスイッチであり、また、ス
イッチS2及びスイッチS3は定電流源（11）及び（12）を
積分回路（10）に対して接続制御するスイッチで、これ
らスイッチS2及びS3はタイミングコントロール回路（1
8）よりの制御信号によりオン・オフ制御される。
積分器とに切り換えるためのスイッチであり、また、ス
イッチS2及びスイッチS3は定電流源（11）及び（12）を
積分回路（10）に対して接続制御するスイッチで、これ
らスイッチS2及びS3はタイミングコントロール回路（1
8）よりの制御信号によりオン・オフ制御される。
２個の定電流源（11）（12）の電流値I0とi0との間には
I0/i0＝127なる関係が持たせられ、後述するように上位
カウンタ（13）の１カウントは下位カウンタ（14）の１
カンウトの27倍の重み付けがされている。
I0/i0＝127なる関係が持たせられ、後述するように上位
カウンタ（13）の１カウントは下位カウンタ（14）の１
カンウトの27倍の重み付けがされている。
比較回路（16）及び（17）はそれぞれ上位カウンタ（1
3）のカウント動作のタイミング及び下位カウンタ（1
4）のカウント動作のタイミングを決めるためのもの
で、それぞれ一方の入力端には積分回路（10）の出力V
OUTが供給される。そして、比較回路（16）の他方の入
力端には半固定の可変抵抗器（19）によって設定される
−VREFの基準電圧が供給されて、出力VOUTがこの基準電
圧−VREFを越えたときこの比較回路（16）より「０」に
立ち下がる出力C1が得られる。一方、比較回路（17）の
他方の入力端は接地され、この比較回路（17）よりは出
力VOUTが０ボルトを越えたとき「０」に立ち下がる出力
C2が得られる。そして、各比較出力C1及びC2はタイミン
グコントロール回路（18）に供給される。
3）のカウント動作のタイミング及び下位カウンタ（1
4）のカウント動作のタイミングを決めるためのもの
で、それぞれ一方の入力端には積分回路（10）の出力V
OUTが供給される。そして、比較回路（16）の他方の入
力端には半固定の可変抵抗器（19）によって設定される
−VREFの基準電圧が供給されて、出力VOUTがこの基準電
圧−VREFを越えたときこの比較回路（16）より「０」に
立ち下がる出力C1が得られる。一方、比較回路（17）の
他方の入力端は接地され、この比較回路（17）よりは出
力VOUTが０ボルトを越えたとき「０」に立ち下がる出力
C2が得られる。そして、各比較出力C1及びC2はタイミン
グコントロール回路（18）に供給される。
タイミングコントロール回路（18）は、比較回路（16）
及び（17）の出力C1及びC2を受けてスイッチS2及びS3の
オン−オフ制御信号SW2及びSW3を発生するとともに、上
位カウンタ（13）及び下位カウンタ（14）に供給するク
ロックUCK及びクロックDCKを発生する。このタイミング
コントロール回路（18）にはマスタクロックMCKが端子
（20）を通じて供給され、これに基いてクロックUCK及
びDCKが形成される。つまりクロックUCKとDCKはマスタ
クロックと同周期の信号である。また、このタイミング
コントロール回路（18）には端子（21）を通じて変換開
始信号STが供給される。
及び（17）の出力C1及びC2を受けてスイッチS2及びS3の
オン−オフ制御信号SW2及びSW3を発生するとともに、上
位カウンタ（13）及び下位カウンタ（14）に供給するク
ロックUCK及びクロックDCKを発生する。このタイミング
コントロール回路（18）にはマスタクロックMCKが端子
（20）を通じて供給され、これに基いてクロックUCK及
びDCKが形成される。つまりクロックUCKとDCKはマスタ
クロックと同周期の信号である。また、このタイミング
コントロール回路（18）には端子（21）を通じて変換開
始信号STが供給される。
次に、以上の第６図のA/Dコンバータの回路動作につい
て第７図を参照しながら説明する。
て第７図を参照しながら説明する。
まず、端子（21）を通じて変換開始信号STが供給され、
この信号STによりスイッチS1が時点t0〜t1の間でオンに
される。このとき、スイッチS2及びS3はオフである。ス
イッチS1がオンにされると、積分回路（10）はサンプル
ホールド回路となり、オペアンプ（３）の反転入力端と
出力端間に接続された積分コンデンサ（５）の両端に
は、瞬時に入力端子（１）からの入力VINが２つの抵抗
（２）及び（４）で２分された電圧が加わる。こうし
て、この期間t0−t1に入力電圧VINがサンプルホールド
され、積分回路（10）の出力VOUTは−VINとなる。
この信号STによりスイッチS1が時点t0〜t1の間でオンに
される。このとき、スイッチS2及びS3はオフである。ス
イッチS1がオンにされると、積分回路（10）はサンプル
ホールド回路となり、オペアンプ（３）の反転入力端と
出力端間に接続された積分コンデンサ（５）の両端に
は、瞬時に入力端子（１）からの入力VINが２つの抵抗
（２）及び（４）で２分された電圧が加わる。こうし
て、この期間t0−t1に入力電圧VINがサンプルホールド
され、積分回路（10）の出力VOUTは−VINとなる。
そして、時点t1でスイッチS1がオフにされるとともに期
間t1−t2においてマスタクロックMCKとの同期がとら
れ、同期時点t2になるとタイミングコントロール回路
（18）よりの信号SW2及びSW3によりスイッチS2及びS3が
オンにされ、積分動作が開始される。このとき、スイッ
チS2及びS3がともにオンであるので放電電流は（I0＋
i0）で積分コンデンサ（５）の充電電荷が急速に放電さ
れる。すなわち、急速に積分がなされ、積分出力電圧V
OUTは第７図のように急傾斜をもって−VINから０ボルト
に向かって上昇する。
間t1−t2においてマスタクロックMCKとの同期がとら
れ、同期時点t2になるとタイミングコントロール回路
（18）よりの信号SW2及びSW3によりスイッチS2及びS3が
オンにされ、積分動作が開始される。このとき、スイッ
チS2及びS3がともにオンであるので放電電流は（I0＋
i0）で積分コンデンサ（５）の充電電荷が急速に放電さ
れる。すなわち、急速に積分がなされ、積分出力電圧V
OUTは第７図のように急傾斜をもって−VINから０ボルト
に向かって上昇する。
このとき、同時に、時点t2からタイミングコントロール
回路（18）よりクロックUCKがオアゲート（22）を介し
て上位カウンタ（13）に供給されて計数が開始される。
回路（18）よりクロックUCKがオアゲート（22）を介し
て上位カウンタ（13）に供給されて計数が開始される。
そして、積分出力電圧VOUTが比較回路（16）の基準電圧
−VREFを越えると比較回路（16）の出力C1が「０」に立
ち下がり、タイミングコントロール回路（18）におい
て、マスタクロックMCKに同期した時点t3で、この比較
出力C1が「０」になったことが検出され、これによりこ
の時点t3においてスイッチS2がオフにされ、この時点t3
からはスイッチS3のみがオンになる。したがって、積分
コンデンサ（５）の放電電流は定電流源（12）のi0とな
り、この時点t3から緩やかに積分がなされる。これと同
時に、時点t3において上位カウンタ（13）へのクロック
UCKが停止され、今度はクロックDCKが下位カウンタ（1
4）に供給され始め、計数を開始する。
−VREFを越えると比較回路（16）の出力C1が「０」に立
ち下がり、タイミングコントロール回路（18）におい
て、マスタクロックMCKに同期した時点t3で、この比較
出力C1が「０」になったことが検出され、これによりこ
の時点t3においてスイッチS2がオフにされ、この時点t3
からはスイッチS3のみがオンになる。したがって、積分
コンデンサ（５）の放電電流は定電流源（12）のi0とな
り、この時点t3から緩やかに積分がなされる。これと同
時に、時点t3において上位カウンタ（13）へのクロック
UCKが停止され、今度はクロックDCKが下位カウンタ（1
4）に供給され始め、計数を開始する。
そして、この電流i0での積分により積分出力電圧VOUTが
0Vを横切ると比較回路（17）の出力C2が「０」になる。
そして、コントロール回路（18）においてマスタクロッ
クMCKに同期した時点t4でこの比較出力C2が「０」にな
ったことが検出され、これにより、この時点t4において
スイッチS3がオフにされ積分動作が終了する。また、こ
の時点t4において下位カウンタ（14）へのクロックDCK
が停止され計数は終了する。
0Vを横切ると比較回路（17）の出力C2が「０」になる。
そして、コントロール回路（18）においてマスタクロッ
クMCKに同期した時点t4でこの比較出力C2が「０」にな
ったことが検出され、これにより、この時点t4において
スイッチS3がオフにされ積分動作が終了する。また、こ
の時点t4において下位カウンタ（14）へのクロックDCK
が停止され計数は終了する。
下位カウンタ（14）よりのキャリは桁上げ信号としてオ
アゲート（22）を介して上位カウンタ（13）に供給され
ている。
アゲート（22）を介して上位カウンタ（13）に供給され
ている。
そして、上位カウンタ（13）に得られた９ビットのカウ
ント値データが上位として、下位カウンタ（14）に得ら
れた７ビットのカウント値データが下位として、出力レ
ジスタ（15）に16ビットのデジタル出力として端子（2
3）よりの変換クロック（サンプルクロックに等しい。
以下同じ）により取り込まれる。
ント値データが上位として、下位カウンタ（14）に得ら
れた７ビットのカウント値データが下位として、出力レ
ジスタ（15）に16ビットのデジタル出力として端子（2
3）よりの変換クロック（サンプルクロックに等しい。
以下同じ）により取り込まれる。
この場合、定電流源（11）及び（12）の電流値I0とi0と
の間にはI0/i0＝127の関係を持たせてあるので、９ビッ
トの上位カウンタ（13）の１カウントは７ビットの下位
カウンタ（14）の１カウント27倍の重み付けがしてある
ことになる。したがって、９ビット及び７ビットのカウ
ンタ（13）（14）が直列に接続されたものに等しいレジ
スタ（15）より16ビットのA/D変換データが得られるも
のである。
の間にはI0/i0＝127の関係を持たせてあるので、９ビッ
トの上位カウンタ（13）の１カウントは７ビットの下位
カウンタ（14）の１カウント27倍の重み付けがしてある
ことになる。したがって、９ビット及び７ビットのカウ
ンタ（13）（14）が直列に接続されたものに等しいレジ
スタ（15）より16ビットのA/D変換データが得られるも
のである。
Ｄ 発明が解決しようとする問題点 以上の縦続積分型のA/Dコンバータによれば、前半の積
分を急速に行なうので変換時間が短くなるとともに、変
換制度は後半の緩やかな積分時の精度を保つというメリ
ットがある。
分を急速に行なうので変換時間が短くなるとともに、変
換制度は後半の緩やかな積分時の精度を保つというメリ
ットがある。
ところで、この変換時間をできるだけ早くし、かつ、変
換精度を高くするには、下位カウンタ（14）の計数期間
を、このカウンタ（14）で０カウントからキャリが発生
するまでを１巡回カウント動作としたとき、１巡回カウ
ント動作以内にしてマスタクロック周波数を必要最小限
にまで下げることができるようにすればよい。すなわ
ち、下位カウンタ（14）でのカウント時間を１巡回カウ
ント動作周期以内にすれば、マスタクロック周波数を精
度を上げるため高くしても変換時間は短くなるものであ
る。
換精度を高くするには、下位カウンタ（14）の計数期間
を、このカウンタ（14）で０カウントからキャリが発生
するまでを１巡回カウント動作としたとき、１巡回カウ
ント動作以内にしてマスタクロック周波数を必要最小限
にまで下げることができるようにすればよい。すなわ
ち、下位カウンタ（14）でのカウント時間を１巡回カウ
ント動作周期以内にすれば、マスタクロック周波数を精
度を上げるため高くしても変換時間は短くなるものであ
る。
ところが、上述の第６図の例の場合、急速な積分から緩
やかな積分に切り換えるタイミング形成用の比較回路
（16）の基準電圧−VREFは半固定ボリューム（19）で設
定しているので、この半固定ボリューム（19）のバラツ
キ、経年変化、その他遅延量の変化を考慮するととも
に、この基準電圧−VREFの設定調整時の誤差等を考慮し
た場合には、急速積分時の２クロック分、したがって下
位カウンタ（14）の巡回カウント動作周期の２周期分の
余裕が必要になり、その結果下位カウンタ（14）での計
数期間の長さは３巡回カウント動作周期以上になってし
まっている。
やかな積分に切り換えるタイミング形成用の比較回路
（16）の基準電圧−VREFは半固定ボリューム（19）で設
定しているので、この半固定ボリューム（19）のバラツ
キ、経年変化、その他遅延量の変化を考慮するととも
に、この基準電圧−VREFの設定調整時の誤差等を考慮し
た場合には、急速積分時の２クロック分、したがって下
位カウンタ（14）の巡回カウント動作周期の２周期分の
余裕が必要になり、その結果下位カウンタ（14）での計
数期間の長さは３巡回カウント動作周期以上になってし
まっている。
このため、精度を上げるためクロック周波数を高くする
と変換時間が長くなってしまうので、従来、クロック周
波数はそれほど下げることができなかったのである。
と変換時間が長くなってしまうので、従来、クロック周
波数はそれほど下げることができなかったのである。
また、このように基準電圧−VREFを半固定ボリュームで
設定するときは、この基準電圧−VREFの厳格な調整が必
要になるとともに、このボリュームはICの外付けにしな
ければならないので完全IC化の支障となっていた。
設定するときは、この基準電圧−VREFの厳格な調整が必
要になるとともに、このボリュームはICの外付けにしな
ければならないので完全IC化の支障となっていた。
Ｅ 問題点を解決するための手段 この発明は前述のような縦続積分型のA/Dコンバータに
おいて、調整部分を減らすとともに変換時間を遅くする
ことなく、クロック周波数を最小限にまで下げることが
できるようにしたものである。
おいて、調整部分を減らすとともに変換時間を遅くする
ことなく、クロック周波数を最小限にまで下げることが
できるようにしたものである。
すなわち、この発明においては、入力信号に対応した電
荷を蓄える積分回路（10）と、この電荷を一定の割合で
放電させるための第１及び第２の電流源（11）（12）
と、上位カウンタ（13）及び下位カウンタ（14）と、上
記積分回路（10）の出力信号と基準値とを比較するため
の比較回路（16）と、この比較回路（16）の出力信号に
基いて第１及び第２の電流源（11）（12）及び上位カウ
ンタ（13）及び下位カウンタ（14）とを制御する制御回
路（18）とを備え、入力信号に対応したデジタル信号が
上位カウンタ（13）と下位カウンタ（14）から得られる
縦続積分型のA/Dコンバータにおいて、比較回路（16）
の出力側にカウンタ（13）（14）のクロックと同期して
遅延する可変遅延回路（30）を設け、下位カウンタ（1
1）にA/D変換終了時までに入力されるパルス数に応じて
可変遅延回路（30）の遅延量を制御するとともに上記パ
ルス数に応じて比較回路（16）に供給する基準値を制御
するようにする。
荷を蓄える積分回路（10）と、この電荷を一定の割合で
放電させるための第１及び第２の電流源（11）（12）
と、上位カウンタ（13）及び下位カウンタ（14）と、上
記積分回路（10）の出力信号と基準値とを比較するため
の比較回路（16）と、この比較回路（16）の出力信号に
基いて第１及び第２の電流源（11）（12）及び上位カウ
ンタ（13）及び下位カウンタ（14）とを制御する制御回
路（18）とを備え、入力信号に対応したデジタル信号が
上位カウンタ（13）と下位カウンタ（14）から得られる
縦続積分型のA/Dコンバータにおいて、比較回路（16）
の出力側にカウンタ（13）（14）のクロックと同期して
遅延する可変遅延回路（30）を設け、下位カウンタ（1
1）にA/D変換終了時までに入力されるパルス数に応じて
可変遅延回路（30）の遅延量を制御するとともに上記パ
ルス数に応じて比較回路（16）に供給する基準値を制御
するようにする。
Ｆ 作用 下位カウンタ（14）のカウント数が所定の範囲、例えば
１巡回カウント動作分内になるように、可変遅延回路
（30）の遅延量が調整されて粗調整され、また、比較回
路（16）の基準値が調整されて微調整される。
１巡回カウント動作分内になるように、可変遅延回路
（30）の遅延量が調整されて粗調整され、また、比較回
路（16）の基準値が調整されて微調整される。
Ｇ 実施例 G1 A/Dコンバータのブロック図の説明 第１図はこの発明の一実施例で、第４図と対応する部分
には同一符号を付す。
には同一符号を付す。
この例においては、比較回路（16）とタイミングコント
ロール回路（18）との間に、例えば16進のダウンカウン
タ（31）とオアゲート（32）とＤフリップフロップ（3
3）とからなる可変遅延回路（30）が設けられる。Ｄフ
リップフロップ（33）は比較回路（16）の出力を端子
（20）よりのマスタークロックMCKに同期させるための
ものである。そして、このＤフリップフロップ（33）の
出力はダウンカウンタ（31）のロード端子に供給される
とともにオアゲート（32）を介してこのカウンタ（31）
のクロック端子に供給される。また、マスタークロック
MCKがこのカウンタ（31）のクロック端子にオアゲート
（32）を介して供給される。
ロール回路（18）との間に、例えば16進のダウンカウン
タ（31）とオアゲート（32）とＤフリップフロップ（3
3）とからなる可変遅延回路（30）が設けられる。Ｄフ
リップフロップ（33）は比較回路（16）の出力を端子
（20）よりのマスタークロックMCKに同期させるための
ものである。そして、このＤフリップフロップ（33）の
出力はダウンカウンタ（31）のロード端子に供給される
とともにオアゲート（32）を介してこのカウンタ（31）
のクロック端子に供給される。また、マスタークロック
MCKがこのカウンタ（31）のクロック端子にオアゲート
（32）を介して供給される。
そして、このダウンカウンタ（31）のプリセット端子に
は後述するように下位カウンタ（14）に１回のA/D変換
時に供給されるパルス数に基づいて生成された値がプリ
セットされる。
は後述するように下位カウンタ（14）に１回のA/D変換
時に供給されるパルス数に基づいて生成された値がプリ
セットされる。
比較回路（16）の入力積分電圧VOUT（第２図Ｂ）がこの
比較回路（16）の基準電圧よりも低いときは、比較回路
（16）の出力C1（同図Ｃ）は常に「１」となる。このた
め、Ｄフリップフロップ（33）の出力DF（同図Ｄ）も常
に「１」となり、カウンタ（31）は常にプリセット値を
ロードする状態になるとともにオアゲート（32）の出力
も常に「１」となってカウンタ（31）ではマスタークロ
ックMCK（第２図Ａ）をカウントしない。
比較回路（16）の基準電圧よりも低いときは、比較回路
（16）の出力C1（同図Ｃ）は常に「１」となる。このた
め、Ｄフリップフロップ（33）の出力DF（同図Ｄ）も常
に「１」となり、カウンタ（31）は常にプリセット値を
ロードする状態になるとともにオアゲート（32）の出力
も常に「１」となってカウンタ（31）ではマスタークロ
ックMCK（第２図Ａ）をカウントしない。
積分出力VOUTが基準電圧を越えて比較回路（16）の出力
C1が「０」になると、Ｄフリップフロップ（33）の出力
DFはマスタークロックMCKに同期して遅れて「０」にな
り、カウンタ（31）のロード状態が解除されるとともに
オアゲート（32）を通じてマスタークロックMCKがこの
カウンタ（31）に供給され（第２図Ｅ参照）、カウンタ
（31）でプリセット値よりダウンカウントが始まる。そ
して、カウンタ（31）のカウント値（第２図Ｆ）が“0
0"カウントになり、続いて“1F"カウントになると、最
上位ビットQE（第２図Ｇ）が「１」になる。この最上位
ビットQEが比較出力C1の遅延出力DLとしてこの可変遅延
回路（30）より得られ、これがタイミングコントロール
回路（18）に供給される。
C1が「０」になると、Ｄフリップフロップ（33）の出力
DFはマスタークロックMCKに同期して遅れて「０」にな
り、カウンタ（31）のロード状態が解除されるとともに
オアゲート（32）を通じてマスタークロックMCKがこの
カウンタ（31）に供給され（第２図Ｅ参照）、カウンタ
（31）でプリセット値よりダウンカウントが始まる。そ
して、カウンタ（31）のカウント値（第２図Ｆ）が“0
0"カウントになり、続いて“1F"カウントになると、最
上位ビットQE（第２図Ｇ）が「１」になる。この最上位
ビットQEが比較出力C1の遅延出力DLとしてこの可変遅延
回路（30）より得られ、これがタイミングコントロール
回路（18）に供給される。
なお、最上位ビットQEはオアゲート（32）を介してカウ
ンタ（31）のクロック端子に供給されており、この最上
位ビットQEが「１」であるときはマスタークロックMCK
のカウンタ（31）への供給は遮断される。
ンタ（31）のクロック端子に供給されており、この最上
位ビットQEが「１」であるときはマスタークロックMCK
のカウンタ（31）への供給は遮断される。
また、この例においては、さらに、下位カウンタ（14）
の上位側に例えば４ビットの下位延長カウンタ（53）を
設けるとともにフィードバック回路（50）を設ける。こ
のフィードバック回路（50）はこの例ではデジタル比較
回路（51）とアップダウンカウンタ（52）とで構成され
る。そして、デジタル比較回路（51）は、この例の場
合、８ビット入力とされ、下位カウンタ（14）の７ビッ
トのカウンタ値出力の上位４ビットがこのデジタル比較
回路の８ビット入力の下位４ビットとされるとともに下
位延長カウンタ（53）の４ビットのカウント出力がその
８ビット入力の上位４ビットとされる。
の上位側に例えば４ビットの下位延長カウンタ（53）を
設けるとともにフィードバック回路（50）を設ける。こ
のフィードバック回路（50）はこの例ではデジタル比較
回路（51）とアップダウンカウンタ（52）とで構成され
る。そして、デジタル比較回路（51）は、この例の場
合、８ビット入力とされ、下位カウンタ（14）の７ビッ
トのカウンタ値出力の上位４ビットがこのデジタル比較
回路の８ビット入力の下位４ビットとされるとともに下
位延長カウンタ（53）の４ビットのカウント出力がその
８ビット入力の上位４ビットとされる。
そして、この比較回路（51）からは２ビットの出力が得
られ、アップダウンカウンタ（52）のアップ／ダウンカ
ウント制御端子に供給される。この例の場合、第３図に
示すように、この８ビット入力の値が、下位カウンタ
（14）の１巡回カウント動作分強の値θ１のとき、アッ
プダウンカウンタ（52）はアップカウント、それより小
さく、所定カウント値θ２より大きい値のとき、アップ
ダウンカウンタ（52）はそのときのカウント値をホール
ド、所定カウント値θ２よりさらに小さい値のときに
は、アップダウンカウンタ（52）はダウンカウントの各
動作をなすように制御される。
られ、アップダウンカウンタ（52）のアップ／ダウンカ
ウント制御端子に供給される。この例の場合、第３図に
示すように、この８ビット入力の値が、下位カウンタ
（14）の１巡回カウント動作分強の値θ１のとき、アッ
プダウンカウンタ（52）はアップカウント、それより小
さく、所定カウント値θ２より大きい値のとき、アップ
ダウンカウンタ（52）はそのときのカウント値をホール
ド、所定カウント値θ２よりさらに小さい値のときに
は、アップダウンカウンタ（52）はダウンカウントの各
動作をなすように制御される。
そして、この場合、アップダウンカウンタ（52）のクロ
ックとしては端子（23）よりの変換クロックが供給され
るので、A/D変換終了時までに下位カウンタ（14）に入
力されるクロック数に応じた８ビット入力が前記２つの
スレッショールド値θ１及びθ２と比較回路（51）にお
いて比較され、その比較結果としての２ビット出力によ
って、カウンタ（52）は、そのクロックの入力時点での
アップ、ダウン、ホールドのいずれの動作をするかが定
まり、それに従ってアップ、ダウン、ホールドのいずれ
かの動作が実行されることになる。そして、アップダウ
ンカウンタ（52）のカウント値出力にはその結果が累積
されることになる。
ックとしては端子（23）よりの変換クロックが供給され
るので、A/D変換終了時までに下位カウンタ（14）に入
力されるクロック数に応じた８ビット入力が前記２つの
スレッショールド値θ１及びθ２と比較回路（51）にお
いて比較され、その比較結果としての２ビット出力によ
って、カウンタ（52）は、そのクロックの入力時点での
アップ、ダウン、ホールドのいずれの動作をするかが定
まり、それに従ってアップ、ダウン、ホールドのいずれ
かの動作が実行されることになる。そして、アップダウ
ンカウンタ（52）のカウント値出力にはその結果が累積
されることになる。
アップダウンカウンタ（52）のカウント値出力はこの例
では８ビットとされ、その上位４ビットは可変遅延回路
（30）のダウンカウンタ（31）のプリセット値として供
給され、その下位４ビットはD/Aコンバータ（40）によ
りアナログ電圧に変換され、このアナログ電圧が比較回
路（16）の基準電圧の微調電圧とされる。すなわち、比
較回路（16）には固定の電圧−VREF′が抵抗（24）を介
して供給されているが、D/Aコンバータ（40）の出力電
圧がこの電圧−VREF′に重畳されるものである。
では８ビットとされ、その上位４ビットは可変遅延回路
（30）のダウンカウンタ（31）のプリセット値として供
給され、その下位４ビットはD/Aコンバータ（40）によ
りアナログ電圧に変換され、このアナログ電圧が比較回
路（16）の基準電圧の微調電圧とされる。すなわち、比
較回路（16）には固定の電圧−VREF′が抵抗（24）を介
して供給されているが、D/Aコンバータ（40）の出力電
圧がこの電圧−VREF′に重畳されるものである。
この場合のD/Aコンバータ（40）としては抵抗のみで容
易に実現できる。すなわち、抵抗値がそれぞれr,2r,4r,
8rの抵抗（41），（42），（43），（44）を並列接続し
たものを用意し、４ビット入力の最上位ビットは抵抗
（41）に、以下順に下位にゆくに従って抵抗（42），
（43），（44）に供給する。このようにすれば、各抵抗
（41）〜（44）によってビットに応じて重み付けされた
電圧、したがってD/A変換出力電圧が得られるものであ
る。
易に実現できる。すなわち、抵抗値がそれぞれr,2r,4r,
8rの抵抗（41），（42），（43），（44）を並列接続し
たものを用意し、４ビット入力の最上位ビットは抵抗
（41）に、以下順に下位にゆくに従って抵抗（42），
（43），（44）に供給する。このようにすれば、各抵抗
（41）〜（44）によってビットに応じて重み付けされた
電圧、したがってD/A変換出力電圧が得られるものであ
る。
この場合、抵抗（24）の値をＲとしたとき、抵抗値ｒと
この値Ｒとの比は、抵抗（41）（値ｒ）につながってい
るビットが反転したとき上位カウンタ（13）の１カウン
ト時間の積分電圧変換分の1/2に等しい電圧だけ動くよ
うに選ぶ。
この値Ｒとの比は、抵抗（41）（値ｒ）につながってい
るビットが反転したとき上位カウンタ（13）の１カウン
ト時間の積分電圧変換分の1/2に等しい電圧だけ動くよ
うに選ぶ。
G2 動作説明 下位カウンタ（14）にA/D変換終了時までに入力される
クロック数がこの下位カウンタ（14）の１巡回カウント
動作分より大きいとき、従って桁上げのキャリパルスが
この下位カウンタ（14）より得られ、下位延長カウンタ
（53）のカウント値が“1"以上になり、スレッショール
ド値θ１より大きくなるときには、アップダウンカウン
タ（52）では端子（23）よりの変換クロックをアップカ
ウントし続け、その８ビットのカウント値出力は上昇す
る。そして、その上位４ビット出力の値が上昇するとき
は可変遅延回路（31）のプリセット値が大きくなるた
め、出力DLは比較出力C1の立ち下がり時よりさらに遅入
れるようになる。このため、第７図から明らかなように
下位カウンタ（14）が計数開始する時点t3が同図の右側
に遅れ、この下位カウンタ（14）で計数するクロック数
は減少する方向に推移し、その分、上位カウンタ（13）
で余分にカウントする。こうしてこの可変遅延回路（3
0）によってマスタクロック周期単位で粗調整がなされ
る。
クロック数がこの下位カウンタ（14）の１巡回カウント
動作分より大きいとき、従って桁上げのキャリパルスが
この下位カウンタ（14）より得られ、下位延長カウンタ
（53）のカウント値が“1"以上になり、スレッショール
ド値θ１より大きくなるときには、アップダウンカウン
タ（52）では端子（23）よりの変換クロックをアップカ
ウントし続け、その８ビットのカウント値出力は上昇す
る。そして、その上位４ビット出力の値が上昇するとき
は可変遅延回路（31）のプリセット値が大きくなるた
め、出力DLは比較出力C1の立ち下がり時よりさらに遅入
れるようになる。このため、第７図から明らかなように
下位カウンタ（14）が計数開始する時点t3が同図の右側
に遅れ、この下位カウンタ（14）で計数するクロック数
は減少する方向に推移し、その分、上位カウンタ（13）
で余分にカウントする。こうしてこの可変遅延回路（3
0）によってマスタクロック周期単位で粗調整がなされ
る。
一方、アップダウンカウンタ（52）の出力の下位４ビッ
トは、上位４ビットに変化がなくても変化するが、この
４ビットがD/Aコンバータ（40）によってアナログ電圧
に変換されて、比較回路（16）の基準電圧に重畳される
から、第７図上、基準電圧−VREFが連続的に上下し、比
較出力C1が立ち下がる時点の微調がなされ、その結果タ
イミング時点t3が調整されることになる。
トは、上位４ビットに変化がなくても変化するが、この
４ビットがD/Aコンバータ（40）によってアナログ電圧
に変換されて、比較回路（16）の基準電圧に重畳される
から、第７図上、基準電圧−VREFが連続的に上下し、比
較出力C1が立ち下がる時点の微調がなされ、その結果タ
イミング時点t3が調整されることになる。
下位カウンタ（14）にA/D変換終了時までに入力される
クロック数が零若しくは少なく、比較回路（51）の入力
値がスレッショールド値θ２より小さくなるときは、ア
ップダウンカウンタ（52）では変換クロックをダウンカ
ウントする。このため、可変遅延回路（30）では遅延量
が短くなるように粗調整され、また、D/Aコンバータ（4
0）の出力により基準電圧が変えられて微調整される。
クロック数が零若しくは少なく、比較回路（51）の入力
値がスレッショールド値θ２より小さくなるときは、ア
ップダウンカウンタ（52）では変換クロックをダウンカ
ウントする。このため、可変遅延回路（30）では遅延量
が短くなるように粗調整され、また、D/Aコンバータ（4
0）の出力により基準電圧が変えられて微調整される。
比較回路（51）の入力値がスレッショールド値θ１とθ
２との間にあるときは、アップダウンカウンタ（52）の
出力カウント値はホールドされ、下位カウンタ（14）で
は１巡回カウント動作分強以内のクロック数のみをカウ
ントし、A/D変換時間は短くなっている。
２との間にあるときは、アップダウンカウンタ（52）の
出力カウント値はホールドされ、下位カウンタ（14）で
は１巡回カウント動作分強以内のクロック数のみをカウ
ントし、A/D変換時間は短くなっている。
こうして、下位カウンタ（14）では常に１巡回カウント
動作分強以内のクロックをカウントするように調整がな
される。
動作分強以内のクロックをカウントするように調整がな
される。
なお、フィードバック回路（50）としては、上記の例の
ように変換クロック毎に１カウントずつアップ又はダウ
ンカウントさせるものに限られるものではなく、例えば
第４図に示すように第５図の特性の比較回路（54）と加
算回路（56）とレジスタ（55）とによりフィードバック
回路（50）を構成することもできる。
ように変換クロック毎に１カウントずつアップ又はダウ
ンカウントさせるものに限られるものではなく、例えば
第４図に示すように第５図の特性の比較回路（54）と加
算回路（56）とレジスタ（55）とによりフィードバック
回路（50）を構成することもできる。
Ｈ 発明の効果 この発明によれば、縦続積分型のA/Dコンバータにおい
て、上位カウンタと下位カウンタの切換タイミング決定
用の比較回路の基準電圧は半固定抵抗によって調整する
等の必要は全くないので、その調整が不用になり、ま
た、半固定抵抗等の外付け部品が要らないのでIC化に好
適である。
て、上位カウンタと下位カウンタの切換タイミング決定
用の比較回路の基準電圧は半固定抵抗によって調整する
等の必要は全くないので、その調整が不用になり、ま
た、半固定抵抗等の外付け部品が要らないのでIC化に好
適である。
また、この発明によれば、可変遅延回路によりマスタク
ロックの精度で粗調整するとともに比較回路の基準電圧
をアナログ電圧で細かく制御して微調整するようにした
ことにより下位カウンタで計数するクロック数はこの下
位カウンタの１巡回カウント動作分強に押さえることが
できるので、変換時間が短くなりマスタークロック周波
数を最少にしても変換時間が長くなることなくA/D変換
ができる。そして、クロック周波数を下げられることか
ら精度の高いA/D変換出力が得られるとともに電力消費
及びコストの減少を図ることができる。
ロックの精度で粗調整するとともに比較回路の基準電圧
をアナログ電圧で細かく制御して微調整するようにした
ことにより下位カウンタで計数するクロック数はこの下
位カウンタの１巡回カウント動作分強に押さえることが
できるので、変換時間が短くなりマスタークロック周波
数を最少にしても変換時間が長くなることなくA/D変換
ができる。そして、クロック周波数を下げられることか
ら精度の高いA/D変換出力が得られるとともに電力消費
及びコストの減少を図ることができる。
この場合に、可変遅延回路を用いずに基準電圧−VREFの
みをアナログ電圧で制御することも考えられるが、その
場合にはフィードバック回路の出力ビットのすべてをD/
A変換する必要があり、D/Aコンバータとして特別の設計
配慮が必要になる。しかし、この発明においては微調用
にのみ基準電圧をアナログ電圧で調整するループを用い
ているので、ビット数は少なくてよく、図の例のように
抵抗のみでD/Aコンバータを構成したものが使用できる
という利点がある。
みをアナログ電圧で制御することも考えられるが、その
場合にはフィードバック回路の出力ビットのすべてをD/
A変換する必要があり、D/Aコンバータとして特別の設計
配慮が必要になる。しかし、この発明においては微調用
にのみ基準電圧をアナログ電圧で調整するループを用い
ているので、ビット数は少なくてよく、図の例のように
抵抗のみでD/Aコンバータを構成したものが使用できる
という利点がある。
第１図はこの発明の一例のブロック図、第２図はその要
部の動作説明のタイムチャート、第３図はその一部回路
の特性図、第４図はその要部回路の他の例のブロック
図、第５図は第４図の一部回路の特性図、第６図は従来
のA/Dコンバータの一例のブロック図、第７図はその動
作説明のための図である。 （10）は積分回路、（11）及び（12）は第１及び第２の
電流源、（13）は上位カウンタ、（14）は下位カウン
タ、（15）は出力レジスタ、（16）は比較回路、（18）
はタイミングコントロール回路、（30）は可変遅延回
路、（40）はD/Aコンバータ、（50）はフィードバック
回路である。
部の動作説明のタイムチャート、第３図はその一部回路
の特性図、第４図はその要部回路の他の例のブロック
図、第５図は第４図の一部回路の特性図、第６図は従来
のA/Dコンバータの一例のブロック図、第７図はその動
作説明のための図である。 （10）は積分回路、（11）及び（12）は第１及び第２の
電流源、（13）は上位カウンタ、（14）は下位カウン
タ、（15）は出力レジスタ、（16）は比較回路、（18）
はタイミングコントロール回路、（30）は可変遅延回
路、（40）はD/Aコンバータ、（50）はフィードバック
回路である。
Claims (1)
- 【請求項１】入力信号に対応した電荷を蓄える積分回路
と、この電荷を一定の割合で放電させるための第１及び
第２の電流源と、上位カウンタ及び下位カウンタと、上
記積分回路の出力信号と基準値とを比較するための比較
回路と、この比較回路の出力信号に基づいて上記第１及
び第２の電流源及び上記上位カウンタ及び下位カウンタ
とを制御する制御回路とを備え、入力信号に対応したデ
ジタル信号が上記上位カウンタと下位カウンタとから得
られる縦続積分型のA/Dコンバータにおいて、 上記比較回路の出力側に上記上位カウンタ及び下位カウ
ンタのクロックと同期して遅延する可変遅延回路を設
け、上記下位カウンタにA/D変換終了時までに入力され
るパルス数の計数値の上位桁により上記可変遅延回路の
遅延量を制御するとともに上記下位カウンタに入力され
るパルス数の計数値の下位桁により上記比較回路の基準
値を制御するようにしたA/Dコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176127A JPH0761020B2 (ja) | 1985-08-09 | 1985-08-09 | Ａ／ｄコンバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176127A JPH0761020B2 (ja) | 1985-08-09 | 1985-08-09 | Ａ／ｄコンバ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6236924A JPS6236924A (ja) | 1987-02-17 |
| JPH0761020B2 true JPH0761020B2 (ja) | 1995-06-28 |
Family
ID=16008140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60176127A Expired - Fee Related JPH0761020B2 (ja) | 1985-08-09 | 1985-08-09 | Ａ／ｄコンバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0761020B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6449327A (en) * | 1987-08-20 | 1989-02-23 | Pioneer Electronic Corp | Integration type a/d convertor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134628A (ja) * | 1983-12-23 | 1985-07-17 | Toshiba Corp | Ａ／ｄ変換器 |
-
1985
- 1985-08-09 JP JP60176127A patent/JPH0761020B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6236924A (ja) | 1987-02-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |