JPH01300549A - ピングリツドアレイ型半導体装置 - Google Patents
ピングリツドアレイ型半導体装置Info
- Publication number
- JPH01300549A JPH01300549A JP63130877A JP13087788A JPH01300549A JP H01300549 A JPH01300549 A JP H01300549A JP 63130877 A JP63130877 A JP 63130877A JP 13087788 A JP13087788 A JP 13087788A JP H01300549 A JPH01300549 A JP H01300549A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- type semiconductor
- grid array
- array type
- pin grid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はピングリッドアレイ型半導体装置に関し、特に
実装用ピンの形状に関するものである。
実装用ピンの形状に関するものである。
一般にピングリッドアレイ型半導体装置は第３図に示す
ように構成されている。同図において１は多層セラミッ
ク基板、２はプリント基板（図示せず）のスルーホール
内に挿入され接合されるピンで、前記多層上ラミック基
板１の下面に突設されている。３は半導体テップ４にワ
イヤ５を介して接続されたインナーリードで、多層セラ
ミック基板１内に形成された多層配線（図示せず）を介
して前記ピン２に接続されている。すなわち、半導体テ
ップ４からの信号はワイヤ５および多層配線を経てピン
２に出力されることになる。
ように構成されている。同図において１は多層セラミッ
ク基板、２はプリント基板（図示せず）のスルーホール
内に挿入され接合されるピンで、前記多層上ラミック基
板１の下面に突設されている。３は半導体テップ４にワ
イヤ５を介して接続されたインナーリードで、多層セラ
ミック基板１内に形成された多層配線（図示せず）を介
して前記ピン２に接続されている。すなわち、半導体テ
ップ４からの信号はワイヤ５および多層配線を経てピン
２に出力されることになる。
このように構成されたピングリッドアレイ型半導体装置
をプリント基板上、に実装するには、プリント基板に設
けられたスルーホール内にピン２を挿入させ、このピン
２とスルーホールとを半田等により接合させることによ
って行なわれる。
をプリント基板上、に実装するには、プリント基板に設
けられたスルーホール内にピン２を挿入させ、このピン
２とスルーホールとを半田等により接合させることによ
って行なわれる。
しかるに、従来のピングリッドアレイ型半導体装置にお
いては、実装するにあたシ、プリント基板に貫通穴でち
るスルーホールを必要とするため、プリント基板におけ
るこのピングリッドアレイ型半導体装置を実装した部位
の裏面には他の半導体装置等を実装することができず、
実装密度を向上させることができないという問題があっ
た。
いては、実装するにあたシ、プリント基板に貫通穴でち
るスルーホールを必要とするため、プリント基板におけ
るこのピングリッドアレイ型半導体装置を実装した部位
の裏面には他の半導体装置等を実装することができず、
実装密度を向上させることができないという問題があっ
た。
本発明に係るピングリッドアレイ型半導体装置は、実装
用ピンの先端部にパッケージの底面と平行な平面を有す
る取付は片を一体に設けたものである。
用ピンの先端部にパッケージの底面と平行な平面を有す
る取付は片を一体に設けたものである。
本発明のピングリッドアレイ型半導体装置は、取付は片
がプリント基板上に接合されることにょシこのプリント
基板に表面実装されることになる。
がプリント基板上に接合されることにょシこのプリント
基板に表面実装されることになる。
以下、その構成等を図に示す実施例によシ詳細に説明す
る。
る。
第１図は本発明のピングリッドアレイ型半導体装置を示
す斜視図、第２図（ａ）〜（ｃ）は実装状態を示す図で
、同図（ａ）は平面図、同図伽）は側断面図、同図（Ｃ
）は底面図である。これらの図において第３図で説明し
たものと同一もしくは同等部材については同一符号を付
し、ここにおいて詳細な説明は省略する。これらの図に
おいて、１１は多層配線プリント基板１２のパッド（図
示せず〕上に接合される取付は片で、この取付は片１１
はセラミック基板１の底面１１と平行な平面１１ａ を
有する略円板状に形成され、ピン２の先端部にピン２と
一体に形成されている。１３ａ、１３ｂはＲＡＭ等の半
導体装置としてのガルワイング型プラスチックパッケー
ジで、前記多層配線プリント基板１２の表面１２ａ側お
よび裏面１２ｂ側に半田によってそれぞれ実装されてい
る。各パッケージ間の相互配線は、多層配線プリント基
板１２の表面１２ａおよび裏面１２ｂ に設けられた配
線（図示せず）および内部配線（図示せず〕によって行
なわれる。
す斜視図、第２図（ａ）〜（ｃ）は実装状態を示す図で
、同図（ａ）は平面図、同図伽）は側断面図、同図（Ｃ
）は底面図である。これらの図において第３図で説明し
たものと同一もしくは同等部材については同一符号を付
し、ここにおいて詳細な説明は省略する。これらの図に
おいて、１１は多層配線プリント基板１２のパッド（図
示せず〕上に接合される取付は片で、この取付は片１１
はセラミック基板１の底面１１と平行な平面１１ａ を
有する略円板状に形成され、ピン２の先端部にピン２と
一体に形成されている。１３ａ、１３ｂはＲＡＭ等の半
導体装置としてのガルワイング型プラスチックパッケー
ジで、前記多層配線プリント基板１２の表面１２ａ側お
よび裏面１２ｂ側に半田によってそれぞれ実装されてい
る。各パッケージ間の相互配線は、多層配線プリント基
板１２の表面１２ａおよび裏面１２ｂ に設けられた配
線（図示せず）および内部配線（図示せず〕によって行
なわれる。
このように構成されたピングリッドアレイ型半導体装置
を実装するには、先ず、多層配線プリント基板１２の表
面１２ａ側バツド（図示せず）に取付は片１１の平面１
１ａ を当接させ、この取付は片１１をパッドに半田付
けすることＫよって行なわれる。すなわち、このピング
リッドアレイ型半導体装置は表面実装されることになる
。そして、前記ピングリッドアレイ型半導体装置を半田
付けした半田と融点が等しい半田を使用して多層配線プ
リント基板１２０表面１２ａ側に半導体装置１３ａを半
田付けし、これら表面１２ａ側の半田付けに使用した半
田よシ融点の低い半田を使用して多層配線プリント基板
１２の裏面１２ｂＫ半導体装置１３ｂ を半田付けする
ことｋよって、多層配線プリント基板１２の両面側に各
半導体装置が表面実装されることになる。
を実装するには、先ず、多層配線プリント基板１２の表
面１２ａ側バツド（図示せず）に取付は片１１の平面１
１ａ を当接させ、この取付は片１１をパッドに半田付
けすることＫよって行なわれる。すなわち、このピング
リッドアレイ型半導体装置は表面実装されることになる
。そして、前記ピングリッドアレイ型半導体装置を半田
付けした半田と融点が等しい半田を使用して多層配線プ
リント基板１２０表面１２ａ側に半導体装置１３ａを半
田付けし、これら表面１２ａ側の半田付けに使用した半
田よシ融点の低い半田を使用して多層配線プリント基板
１２の裏面１２ｂＫ半導体装置１３ｂ を半田付けする
ことｋよって、多層配線プリント基板１２の両面側に各
半導体装置が表面実装されることになる。
なお、本実施例では取付は片１１を略円板状に形成した
例を示したが、このような限定にとられれることなく例
えば矩形板としてもよい。また、本実施例で使用したピ
ングリッドアレイ型半導体装置はｌテップのみ搭載した
パッケージを示したが、マルチチップ・パッケージでも
よい。さらにまた、本実施例では多層セラミック基板を
用いたパッケージを示したが、多層基板の材質はセラミ
ックである必要はなく、プラスチック等であってもよい
。
例を示したが、このような限定にとられれることなく例
えば矩形板としてもよい。また、本実施例で使用したピ
ングリッドアレイ型半導体装置はｌテップのみ搭載した
パッケージを示したが、マルチチップ・パッケージでも
よい。さらにまた、本実施例では多層セラミック基板を
用いたパッケージを示したが、多層基板の材質はセラミ
ックである必要はなく、プラスチック等であってもよい
。
以上説明したように本発明によれば、実装用ピンの先端
部にパッケージの底面と平行な平面を有する取付は片を
一体に設けたため、取付は片がプリント基板上に接合さ
れることによシこのピングリッドアレイ型半導体装置は
表面実装されるととくなる。したがって、プリント基板
におけるこのピングリッドアレイ型半導体装置を実装し
た部位の裏面にも他の半導体装置等を実装することがで
き、実装密度が向上される。また、セラミック基板とプ
リント基板の熱膨張係数の差による応力を吸収して信頼
性の高いパッケージが得られる。
部にパッケージの底面と平行な平面を有する取付は片を
一体に設けたため、取付は片がプリント基板上に接合さ
れることによシこのピングリッドアレイ型半導体装置は
表面実装されるととくなる。したがって、プリント基板
におけるこのピングリッドアレイ型半導体装置を実装し
た部位の裏面にも他の半導体装置等を実装することがで
き、実装密度が向上される。また、セラミック基板とプ
リント基板の熱膨張係数の差による応力を吸収して信頼
性の高いパッケージが得られる。
第１図は本発明のピングリッドアレイ型半導体装置を示
す斜視図、第２図（ａ）〜（Ｃンは実装状態を示す図で
、同図（ａ）は平面図、同図伽）は側断面図、同図（ｃ
）は底面図である。第３図は従来のピングリッドアレイ
型半導体装置を示す斜視図である。 １・・・・多層セラミック基板、２・・・・ピン、１１
・・・・取付は片。
す斜視図、第２図（ａ）〜（Ｃンは実装状態を示す図で
、同図（ａ）は平面図、同図伽）は側断面図、同図（ｃ
）は底面図である。第３図は従来のピングリッドアレイ
型半導体装置を示す斜視図である。 １・・・・多層セラミック基板、２・・・・ピン、１１
・・・・取付は片。
Claims (1)
- 実装用ピンの先端部にパッケージの底面と平行な平面
を有する取付け片を一体に設けたことを特徴とするピン
グリッドアレイ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63130877A JPH01300549A (ja) | 1988-05-27 | 1988-05-27 | ピングリツドアレイ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63130877A JPH01300549A (ja) | 1988-05-27 | 1988-05-27 | ピングリツドアレイ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01300549A true JPH01300549A (ja) | 1989-12-05 |
Family
ID=15044782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63130877A Pending JPH01300549A (ja) | 1988-05-27 | 1988-05-27 | ピングリツドアレイ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01300549A (ja) |
-
1988
- 1988-05-27 JP JP63130877A patent/JPH01300549A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3576727B2 (ja) | 表面実装型パッケージ | |
| US5260601A (en) | Edge-mounted, surface-mount package for semiconductor integrated circuit devices | |
| EP1143514A2 (en) | Resin-sealed power semiconductor device including substrate with all electronic components for control circuit mounted thereon | |
| JP2885414B2 (ja) | 半導体装置、その実装方法および電子装置 | |
| JPH01217996A (ja) | 電子装置 | |
| JPH01217993A (ja) | 半導体装置 | |
| JPH03255657A (ja) | 混成集積回路装置 | |
| JPH11243175A (ja) | 複合半導体装置 | |
| JPH02260450A (ja) | 半導体装置およびその実装方法 | |
| JP3656861B2 (ja) | 半導体集積回路装置及び半導体集積回路装置の製造方法 | |
| JPS6110299A (ja) | 集積回路実装構造 | |
| JP2003078109A (ja) | 積層型メモリ装置 | |
| JPH01300549A (ja) | ピングリツドアレイ型半導体装置 | |
| JPH04370957A (ja) | マルチチップパッケージ | |
| JP3395126B2 (ja) | Ｐｃカード | |
| JPH0821668B2 (ja) | 立設実装形半導体装置 | |
| JPH0358537B2 (ja) | ||
| JP2680110B2 (ja) | 放熱体を有する半導体装置用パッケージ | |
| JP2705281B2 (ja) | 半導体装置の実装構造 | |
| JP2570889B2 (ja) | Ｌｓｉ用ケース | |
| KR940008643Y1 (ko) | 고집적 패키지 | |
| JPS634690A (ja) | 厚膜混成集積回路基板 | |
| JPS61225827A (ja) | 半導体素子の実装構造 | |
| JPH038366A (ja) | 半導体装置用パッケージ | |
| JPH0629422A (ja) | 混成集積回路装置 |