JPH01302824A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01302824A JPH01302824A JP63132973A JP13297388A JPH01302824A JP H01302824 A JPH01302824 A JP H01302824A JP 63132973 A JP63132973 A JP 63132973A JP 13297388 A JP13297388 A JP 13297388A JP H01302824 A JPH01302824 A JP H01302824A
- Authority
- JP
- Japan
- Prior art keywords
- recognition pattern
- area
- bonding
- pellet
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Bipolar Transistors (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は半導体装置に関するもので、特に単体素子用ペ
レットに形成されるバイポーラトランジスタまたはＭＯ
Ｓトランジスタに使用されるものである。
レットに形成されるバイポーラトランジスタまたはＭＯ
Ｓトランジスタに使用されるものである。
（従来の技術）
従来、この様な半導体装置では、半導体素子ペレット上
において、ベース電極及びペースボンディング領域と、
エミッタ電極及びエミッタボンディング領域が、半導体
素子ペレット上の仮想中心線を軸とし点対称で、かつ電
極形状が似ていた。
において、ベース電極及びペースボンディング領域と、
エミッタ電極及びエミッタボンディング領域が、半導体
素子ペレット上の仮想中心線を軸とし点対称で、かつ電
極形状が似ていた。
第５図はこのことを示す素子平面図で、図中１は半導体
素子ペレットであり、半導体素子ペレット１上に、ベー
ス電極２及びベースボンディング領域３と、仮想中心線
Ａ、Ｈに対し点対称な位置にあり形の似たエミッタ電極
４及びエミッタボンディング領域５が、ＡＩ等の金属に
より配線されている。
素子ペレットであり、半導体素子ペレット１上に、ベー
ス電極２及びベースボンディング領域３と、仮想中心線
Ａ、Ｈに対し点対称な位置にあり形の似たエミッタ電極
４及びエミッタボンディング領域５が、ＡＩ等の金属に
より配線されている。
（発明が解決しようとする課題）
この様に構成された半導体装置では、電極形状が対称形
状であるため、ボンディングマシンのパターン認識が困
難で、認識精度不足による不良、例えば半導体素子ペレ
ット１上のペースボンディング領域３と外囲器エミッタ
端子をボンディングしてしまう等の問題がしょうじるこ
とがあった。
状であるため、ボンディングマシンのパターン認識が困
難で、認識精度不足による不良、例えば半導体素子ペレ
ット１上のペースボンディング領域３と外囲器エミッタ
端子をボンディングしてしまう等の問題がしょうじるこ
とがあった。
そのため全面的なボンディングの自動化ができず、人手
にたよらざるをえず、効率が悪く、コスト的に不利であ
った。またボンディング領域のボンディングマシンの上
記パターンの認識不足があり、かつ電極形状がボンディ
ングマシンに認識させるに充分良好な形状とは云いがた
いため、ボンディングのずれが生じ、信頼性の面におい
ても不利であった。さらにボンディング領域からはみだ
した部分が帰還容量（例えばバイポーラトランジスタの
コレクタ、ベース間容量）の増加の原因となり、特性的
にもバラツキが生じるなどの問題点があった。
にたよらざるをえず、効率が悪く、コスト的に不利であ
った。またボンディング領域のボンディングマシンの上
記パターンの認識不足があり、かつ電極形状がボンディ
ングマシンに認識させるに充分良好な形状とは云いがた
いため、ボンディングのずれが生じ、信頼性の面におい
ても不利であった。さらにボンディング領域からはみだ
した部分が帰還容量（例えばバイポーラトランジスタの
コレクタ、ベース間容量）の増加の原因となり、特性的
にもバラツキが生じるなどの問題点があった。
本発明は、半導体素子ペレット上の各ボンディング領域
の側にそれぞれ形の異なる認識パターンを導入する等に
より、ボンディングマシンのパターン認識精度を向上さ
せボンディング不良を無くし、ボンディングを自動化す
ることにより、信頼性の向上を図ることを目的とする。
の側にそれぞれ形の異なる認識パターンを導入する等に
より、ボンディングマシンのパターン認識精度を向上さ
せボンディング不良を無くし、ボンディングを自動化す
ることにより、信頼性の向上を図ることを目的とする。
［発明の構成］
（課題を解決するための手段と作用）
本発明は、半導体ペレットの仮想中心線に対し対称的に
電極が配置される半導体装置において、前記ペレット表
面の互に対称となる一方の領域に或る認識パターンを配
置し、他方の領域に前記酸る認識パターンとは異なるこ
とが識別可能な他の認識パターンを配置したことを特徴
とする半導体装置である。
電極が配置される半導体装置において、前記ペレット表
面の互に対称となる一方の領域に或る認識パターンを配
置し、他方の領域に前記酸る認識パターンとは異なるこ
とが識別可能な他の認識パターンを配置したことを特徴
とする半導体装置である。
即ち本は発明は、例えば半導体素子ペレット主表面で、
ペース電極とペースボンディング領域はペレットの中心
を軸に点対称の位置にありかつ形の似ているエミッタ電
極とエミッタボンディング領域を有し、半導体素子ペレ
ット上のペースボンディング領域の側に例えば凹形部を
有する認識パターンを設け、又エミッタボンディング領
域の側に、例えば凸形部ををする認識パターンを設ける
ことにより、似ているパターンを確実に認識できるよう
にして、上記目的を達成するものである。
ペース電極とペースボンディング領域はペレットの中心
を軸に点対称の位置にありかつ形の似ているエミッタ電
極とエミッタボンディング領域を有し、半導体素子ペレ
ット上のペースボンディング領域の側に例えば凹形部を
有する認識パターンを設け、又エミッタボンディング領
域の側に、例えば凸形部ををする認識パターンを設ける
ことにより、似ているパターンを確実に認識できるよう
にして、上記目的を達成するものである。
（実施例）
以下、本発明の実施例について、図面を参照して説明す
る。第１図、第２図は本発明の実施例のパターン平面図
で、第１図は電極対称方向がペレット側面に傾斜してい
る場合の例、第２図は電極対称方向がペレット側面に平
行の場合の例である。これら図において１は半導体素子
ペレット、２は半導体素子ペレット上に形成したベース
電極、３はペースボンディング領域、４はベース電極２
と点対称の位置にあり、かつ形が似ているエミッタ電極
、５はペースボンディング領域３と点対称の位置にあり
、かつ形が似ているエミッタボンディング領域であるこ
とは第５図の場合と同様である。また６はペースボンデ
ィング領域領域３の側にあり凹形をしたペースボンディ
ング用認識パターン、７はエミッタボンディング領域５
の側にある凸形をしたエミッタボンディング用認識パタ
ーンで、これらそれぞれの電極及びボンディング領域は
ＡＩ等の金属により配線されている。又上記認識パター
ン６．７の形成は、ＡＩ等の金属により、電極及びボン
ディング領域を形成する際に同時にバターニングすると
よい。他にポリＳｉやＳｉＮのような膜により、上記認
識パターンを形成することもある。Ａ、Ａ’ 、Ｂ、Ｂ
’ は仮想中心線である。上記認識パターンの大きさの
設定は例えば第３図の如くであるが、半導体素子ペレッ
ト１上の中心を軸に仮想的に４分割した（第１図に対応
）時にボンディング領域のあるエリア、ここでは斜線部
９のペースボンディングエリアにて説明する。８はペレ
ット１上の絶縁膜、斜線部１０はエミッタボンディング
エリアであるが、ペースボンディングエリア９において
、このエリア９内で占めるＡノ等の金属電極２，３．６
の面積と、絶縁膜８等のＡノ金属以外の部分の面積の割
合が、１：１になるように、ペースボンディング用認識
パターン６の大きさを調整する。斜線部１０のエミッタ
ボンディングエリアの認識パターン７の大きさの設定に
ついても同様である。
る。第１図、第２図は本発明の実施例のパターン平面図
で、第１図は電極対称方向がペレット側面に傾斜してい
る場合の例、第２図は電極対称方向がペレット側面に平
行の場合の例である。これら図において１は半導体素子
ペレット、２は半導体素子ペレット上に形成したベース
電極、３はペースボンディング領域、４はベース電極２
と点対称の位置にあり、かつ形が似ているエミッタ電極
、５はペースボンディング領域３と点対称の位置にあり
、かつ形が似ているエミッタボンディング領域であるこ
とは第５図の場合と同様である。また６はペースボンデ
ィング領域領域３の側にあり凹形をしたペースボンディ
ング用認識パターン、７はエミッタボンディング領域５
の側にある凸形をしたエミッタボンディング用認識パタ
ーンで、これらそれぞれの電極及びボンディング領域は
ＡＩ等の金属により配線されている。又上記認識パター
ン６．７の形成は、ＡＩ等の金属により、電極及びボン
ディング領域を形成する際に同時にバターニングすると
よい。他にポリＳｉやＳｉＮのような膜により、上記認
識パターンを形成することもある。Ａ、Ａ’ 、Ｂ、Ｂ
’ は仮想中心線である。上記認識パターンの大きさの
設定は例えば第３図の如くであるが、半導体素子ペレッ
ト１上の中心を軸に仮想的に４分割した（第１図に対応
）時にボンディング領域のあるエリア、ここでは斜線部
９のペースボンディングエリアにて説明する。８はペレ
ット１上の絶縁膜、斜線部１０はエミッタボンディング
エリアであるが、ペースボンディングエリア９において
、このエリア９内で占めるＡノ等の金属電極２，３．６
の面積と、絶縁膜８等のＡノ金属以外の部分の面積の割
合が、１：１になるように、ペースボンディング用認識
パターン６の大きさを調整する。斜線部１０のエミッタ
ボンディングエリアの認識パターン７の大きさの設定に
ついても同様である。
上記実施例によれば、ペースボンディングエリア内のＡ
Ｊ！等の金属の面積とＡ、ｆ？金属以外の部分の面積の
割合を１：１に近づけることにより、ボンディングマシ
ンのパターン認識精度を向上するとともに、凹型形状及
び凸型形状の異なる認識パターンをそれぞれの電極近傍
に挿入配置することにより、ボンディングの誤認識を無
くすことができた。これにより、ボンディングの自動化
を行うことができ、コストを低減させることができた。
Ｊ！等の金属の面積とＡ、ｆ？金属以外の部分の面積の
割合を１：１に近づけることにより、ボンディングマシ
ンのパターン認識精度を向上するとともに、凹型形状及
び凸型形状の異なる認識パターンをそれぞれの電極近傍
に挿入配置することにより、ボンディングの誤認識を無
くすことができた。これにより、ボンディングの自動化
を行うことができ、コストを低減させることができた。
又パターン認識精度の向上、つまり上記１：１の面積比
による認識精度の向上、と、異なる認識パターン（凸形
と凹形）を認識できることによる誤認識解消とにより、
ボンディングのずれが無くなり、特性のバラツキもなく
、又高信頼性の半導体装置を可能にした。
による認識精度の向上、と、異なる認識パターン（凸形
と凹形）を認識できることによる誤認識解消とにより、
ボンディングのずれが無くなり、特性のバラツキもなく
、又高信頼性の半導体装置を可能にした。
なお本発明は実施例のみに限られず種々の応用が可能で
ある。例えば本発明でいう「対称」とはマシンがパター
ン認識する能力の範囲内でのことである。第４図は前実
施例よりも更に実際化したもののパターン平面図で、こ
こではエミッタ電極４．５が、ペース電極２，３より太
くなっていて完全対称とは云いがたい。これは電流量の
相異に寄因するが、マシンのパターン認識能力に応じて
第４図の電極パターンも対称形と見なされることが多々
ある。また実施例ではバイポーラトランジスタを例にし
たが、電界効果トランジスタ等の素子の場合にも適用で
きる。この場合コレクタがドレイン、エミッタがソース
、ペースがゲートに対応する。また実施例では、前記ペ
レット上の中心番軸に前記ペレット表面を仮想４分割し
た時に、該分割されたペレット表面のボンディング領域
のあるエリア内の前記認識パターンを含む電極面積とそ
れ以外の部分の平面積の割合が、前記４分割領域中の１
領域ににおいて、好適な１：１の場合を説明したが、両
面積比が１ ： ０．７〜１．５の範囲がパターン認識
しやすい範囲であり、このような範囲としてもよい。ま
た実施例ではペレット表面に、ボンディングマシンが認
識するパターンのみを図示したが、ペレット表面にマシ
ンが認識しない他のパターンがあっても可である。
ある。例えば本発明でいう「対称」とはマシンがパター
ン認識する能力の範囲内でのことである。第４図は前実
施例よりも更に実際化したもののパターン平面図で、こ
こではエミッタ電極４．５が、ペース電極２，３より太
くなっていて完全対称とは云いがたい。これは電流量の
相異に寄因するが、マシンのパターン認識能力に応じて
第４図の電極パターンも対称形と見なされることが多々
ある。また実施例ではバイポーラトランジスタを例にし
たが、電界効果トランジスタ等の素子の場合にも適用で
きる。この場合コレクタがドレイン、エミッタがソース
、ペースがゲートに対応する。また実施例では、前記ペ
レット上の中心番軸に前記ペレット表面を仮想４分割し
た時に、該分割されたペレット表面のボンディング領域
のあるエリア内の前記認識パターンを含む電極面積とそ
れ以外の部分の平面積の割合が、前記４分割領域中の１
領域ににおいて、好適な１：１の場合を説明したが、両
面積比が１ ： ０．７〜１．５の範囲がパターン認識
しやすい範囲であり、このような範囲としてもよい。ま
た実施例ではペレット表面に、ボンディングマシンが認
識するパターンのみを図示したが、ペレット表面にマシ
ンが認識しない他のパターンがあっても可である。
［発明の効果コ
以上説明した如く本発明によればボンディングマシンの
パターン認識精度を向上させ、ボンディング不良をなく
し、ボンディングを自動化することにより、信頼性の向
上が図れる等の利点を有した半導体装置が提供できるも
のである。
パターン認識精度を向上させ、ボンディング不良をなく
し、ボンディングを自動化することにより、信頼性の向
上が図れる等の利点を有した半導体装置が提供できるも
のである。
第１図ないし第４図は本発明の各実施例のパターン平面
図、第５図は従来装置のパターン平面図である。 １・・・半導体素子ペレット、２・・・ベース電極、３
・・・ペースボンディング領域、４・・・エミッタ電極
、５・・・エミッタボンディング領域、６・・・ペース
ボンディング用認識パターン、７・・・エミッタボンデ
ィング用認識パターン、８・・・絶縁膜、９・・・ペー
スボンディングエリア、１０・・・エミッタボンディン
グエリア。 出願人代理人 弁理士 鈴 江 武 彦ｊｌ！１図 第２図 第３図 第４ｒｌＡ 第５図
図、第５図は従来装置のパターン平面図である。 １・・・半導体素子ペレット、２・・・ベース電極、３
・・・ペースボンディング領域、４・・・エミッタ電極
、５・・・エミッタボンディング領域、６・・・ペース
ボンディング用認識パターン、７・・・エミッタボンデ
ィング用認識パターン、８・・・絶縁膜、９・・・ペー
スボンディングエリア、１０・・・エミッタボンディン
グエリア。 出願人代理人 弁理士 鈴 江 武 彦ｊｌ！１図 第２図 第３図 第４ｒｌＡ 第５図
Claims (4)
- （１）半導体ペレットの仮想中心線に対し対称的に電極
が配置される半導体装置において、前記ペレット表面の
互に対称となる一方の領域に或る認識パターンを配置し
、他方の領域に前記或る認識パターンとは異なることが
識別可能な他の認識パターンを配置したことを特徴とす
る半導体装置。 - （２）前記一方の認識パターンが平面凸形状、他方の認
識パターンが平面凹形状をしていることを特徴とする請
求項１に記載の半導体装置。 - （３）前記対称な電極は、一方がトランジスタのエミッ
タまたはソース、他方がトランジスタのベースまたはゲ
ートであることを特徴とする請求項１に記載の半導体装
置。 - （４）前記ペレット上の中心を軸に前記ペレット表面を
仮想４分割した時に、該分割されたペレット表面のボン
ディング領域のあるエリア内の前記認識パターンを含む
電極面積とそれ以外の部分の平面積の割合が、前記４分
割領域中の１領域において、１：０．７〜１．５である
ことを特徴とする請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63132973A JPH01302824A (ja) | 1988-05-31 | 1988-05-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63132973A JPH01302824A (ja) | 1988-05-31 | 1988-05-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01302824A true JPH01302824A (ja) | 1989-12-06 |
| JPH0533822B2 JPH0533822B2 (ja) | 1993-05-20 |
Family
ID=15093821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63132973A Granted JPH01302824A (ja) | 1988-05-31 | 1988-05-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01302824A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316735B1 (en) | 1996-11-08 | 2001-11-13 | Ricoh Company, Ltd. | Semiconductor chip mounting board and a semiconductor device using same board |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52115177A (en) * | 1976-03-24 | 1977-09-27 | Hitachi Ltd | Semiconductor device |
| JPS58152432A (ja) * | 1982-03-05 | 1983-09-10 | 早瀬 政志 | 糸巻き付き移動ウキ |
-
1988
- 1988-05-31 JP JP63132973A patent/JPH01302824A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52115177A (en) * | 1976-03-24 | 1977-09-27 | Hitachi Ltd | Semiconductor device |
| JPS58152432A (ja) * | 1982-03-05 | 1983-09-10 | 早瀬 政志 | 糸巻き付き移動ウキ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316735B1 (en) | 1996-11-08 | 2001-11-13 | Ricoh Company, Ltd. | Semiconductor chip mounting board and a semiconductor device using same board |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0533822B2 (ja) | 1993-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |