JPH01305429A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH01305429A JPH01305429A JP63136931A JP13693188A JPH01305429A JP H01305429 A JPH01305429 A JP H01305429A JP 63136931 A JP63136931 A JP 63136931A JP 13693188 A JP13693188 A JP 13693188A JP H01305429 A JPH01305429 A JP H01305429A
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- JP
- Japan
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- operand
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- register
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、オン・デイマントφベージング処理により主
記憶の管理を２ｎバイト単位のページサイズで行ない、
命令あるいはオペレーションのオペランド長がページ越
えを起こすか否かを検出するページ越え検出手段を有す
る情報処理装置に関する。
記憶の管理を２ｎバイト単位のページサイズで行ない、
命令あるいはオペレーションのオペランド長がページ越
えを起こすか否かを検出するページ越え検出手段を有す
る情報処理装置に関する。
第４図はこの種の情報処理装置の従来例のブロック図、
第５図は、オペランドの左端のアドレスａ１．オペラン
ド長Ａ１で示されるメモリ上のデータであるオペランド
ＯＰ１をオペランドの左端のアドレスａ２、オペランド
長Ｊ１２で示されるメモリ上の位置へオペランドＯＰ１
の右端（ａ１＋１１）からバイトごとに移送する命令Ｈ
ＯＶｅ ＦｒｏｍＲｉｇｈｔ Ｂｙｔｅ （以下ＭＦＲ
Ｂ命令）の実行を行なった場合のタイミングチャートで
ある。
第５図は、オペランドの左端のアドレスａ１．オペラン
ド長Ａ１で示されるメモリ上のデータであるオペランド
ＯＰ１をオペランドの左端のアドレスａ２、オペランド
長Ｊ１２で示されるメモリ上の位置へオペランドＯＰ１
の右端（ａ１＋１１）からバイトごとに移送する命令Ｈ
ＯＶｅ ＦｒｏｍＲｉｇｈｔ Ｂｙｔｅ （以下ＭＦＲ
Ｂ命令）の実行を行なった場合のタイミングチャートで
ある。
まず、命令語を保持する命令レジスタ１よりオペランド
ＯＰ１がレジスタ２および制御部２２へ送られる。次に
、レジスタ２に送られた内容および制御部２２の指示に
より命令が解読され、オペランドＯＰ１の左端の実効ア
ドレス生成のための情報がレジスタファイル４．レジス
タファイル５゜レジスタ３からセレクタ６．７．８によ
りレジスタ９．レジスタ１０．レジスタ１１に読出され
る。
ＯＰ１がレジスタ２および制御部２２へ送られる。次に
、レジスタ２に送られた内容および制御部２２の指示に
より命令が解読され、オペランドＯＰ１の左端の実効ア
ドレス生成のための情報がレジスタファイル４．レジス
タファイル５゜レジスタ３からセレクタ６．７．８によ
りレジスタ９．レジスタ１０．レジスタ１１に読出され
る。
また、ＭＦＲＢ命令は可変長のオペランド長（１゜１２
をもつオペランド命令であるので、オペランドＯＰ１の
オペランド長ｉ１をオペランド長算出用ＡＬＵ１４によ
って算出しレジスタ１２へ送られる。次に、実効アドレ
ス算出のためレジスタ９゜レジスタ１０．レジスタ１１
．レジスタ１２等のデータをセレクタ１５．１６により
セレクトしアドレスアダー１７により加算してオペラン
ド○Ｐ１の右端アドレスａ１を算出する。算出されたア
ドレスａ１はセレクタ４３を経てレジスタ４１に、また
レジスタ１９に送られる。制御部２２はアドレスａ１が
算出されるとアドレスａ１で示されるデータが主メモリ
上に準備されているか否かをチエツクするためのリード
チエツクリクエストａ ＩＲＣを発行する。次に、オペ
ランドＯＰ１同様第５図に示すタイミングでオペランド
ＯＰ２の左端アドレスａ２がアドレスアダー１７によっ
て算出される。この場合、Ａ Ｌ ＬＪ １４によって
算出されたオペランドＯＰ２のオペランド長で２はレジ
スタ１３に送られる。制御部２２はアドレスａ２が算出
されると主メモリ上にａ２で示される格納位置が準備さ
れているか否かをチエツクするためのライトチエツクリ
クエストａ２Ｗｃの発行を指示する。次に、ＭＦＲＢ命
令は右端バイトからの移送命令であるので移送すべきソ
ース側のデータであるオペランドＯＰ１の右端アドレス
（ａ＋ −＋ｊ！ｔ ）を、レジスタ４１に格納された
アドレスａ１をレジスタ９へ送出し、レジスタ９のアド
レスａ１とレジスタ１２・のオペランド長１１をアドレ
スアダー１７で加算して紳出し、制御部２２の指示によ
り（ａｌ−１−ｊ！＋ ）のリードリクエストａｔ−１
−Ｊ＋Ｒを発行し、（ａｌ ＋ｊ！ｔ ）の値をレジス
タ４１に格納する。また、ＭＦＲ８命令は右端からバイ
トごとの転送命令であるが、従来情報処理装置において
はバイト単位のメモリへのリード、ライトでは性能が悪
いため数バイトあるいは数ブロツク中位でのリード、ラ
イトを行っている。このような処理を行った場合に移送
されるデータを示すオペランドｏＰ１と格納位置を示す
オペランドＯＰ２とが論理的に重なった状態、いわゆる
オペランドの重複により実行゛された命令の結果が保障
できなくなってしまうためオペランドの論理的重複の有
無を検出しなければならない。したがって、次に（ａ’
＋ ＋ｊ！ｔ ）のリードリクエストａ１Ｈ１１Ｒによ
ってリードされたデータを格納すべきアドレス（ａ２
＋ｊ！ｚ ）を算出する。制御部２２は（ａ２＋孟２）
のライトチエツクリクエストａ２＋ｊ！２ＷＣを発行す
る指示を出すと共にａｌ。
をもつオペランド命令であるので、オペランドＯＰ１の
オペランド長ｉ１をオペランド長算出用ＡＬＵ１４によ
って算出しレジスタ１２へ送られる。次に、実効アドレ
ス算出のためレジスタ９゜レジスタ１０．レジスタ１１
．レジスタ１２等のデータをセレクタ１５．１６により
セレクトしアドレスアダー１７により加算してオペラン
ド○Ｐ１の右端アドレスａ１を算出する。算出されたア
ドレスａ１はセレクタ４３を経てレジスタ４１に、また
レジスタ１９に送られる。制御部２２はアドレスａ１が
算出されるとアドレスａ１で示されるデータが主メモリ
上に準備されているか否かをチエツクするためのリード
チエツクリクエストａ ＩＲＣを発行する。次に、オペ
ランドＯＰ１同様第５図に示すタイミングでオペランド
ＯＰ２の左端アドレスａ２がアドレスアダー１７によっ
て算出される。この場合、Ａ Ｌ ＬＪ １４によって
算出されたオペランドＯＰ２のオペランド長で２はレジ
スタ１３に送られる。制御部２２はアドレスａ２が算出
されると主メモリ上にａ２で示される格納位置が準備さ
れているか否かをチエツクするためのライトチエツクリ
クエストａ２Ｗｃの発行を指示する。次に、ＭＦＲＢ命
令は右端バイトからの移送命令であるので移送すべきソ
ース側のデータであるオペランドＯＰ１の右端アドレス
（ａ＋ −＋ｊ！ｔ ）を、レジスタ４１に格納された
アドレスａ１をレジスタ９へ送出し、レジスタ９のアド
レスａ１とレジスタ１２・のオペランド長１１をアドレ
スアダー１７で加算して紳出し、制御部２２の指示によ
り（ａｌ−１−ｊ！＋ ）のリードリクエストａｔ−１
−Ｊ＋Ｒを発行し、（ａｌ ＋ｊ！ｔ ）の値をレジス
タ４１に格納する。また、ＭＦＲ８命令は右端からバイ
トごとの転送命令であるが、従来情報処理装置において
はバイト単位のメモリへのリード、ライトでは性能が悪
いため数バイトあるいは数ブロツク中位でのリード、ラ
イトを行っている。このような処理を行った場合に移送
されるデータを示すオペランドｏＰ１と格納位置を示す
オペランドＯＰ２とが論理的に重なった状態、いわゆる
オペランドの重複により実行゛された命令の結果が保障
できなくなってしまうためオペランドの論理的重複の有
無を検出しなければならない。したがって、次に（ａ’
＋ ＋ｊ！ｔ ）のリードリクエストａ１Ｈ１１Ｒによ
ってリードされたデータを格納すべきアドレス（ａ２
＋ｊ！ｚ ）を算出する。制御部２２は（ａ２＋孟２）
のライトチエツクリクエストａ２＋ｊ！２ＷＣを発行す
る指示を出すと共にａｌ。
ａ２．ａ１＋ｊ！＋ 、ａ２＋ｊ！２の相互関係から重
複チエツク部２１によりオペランドの重複の有無をチエ
ツクする。チエツク結果は信＠線２５により制御部２２
に送られる。また、制御部２２は重複チエツク部２１に
より重複の有無が検出されるまでリクエストを抑止し、
重複が無い場合に（ａ２＋ｊ！２）のアドレスで示され
る格納位置へのライドリクエストａ２−！−Ｊ２Ｗを発
行する。なお、ページ越えチエツク部１８はアドレスア
ダ一部１７で算出されたアドレスがページ越えを起こす
か否かを検出し、信＠Ｉ！ ２３により制御部２２に報
告する。また、セレクタ６〜８，４３．４４゜レジスタ
９〜１３．４１．４２．セレクタ１５゜１６、重複チエ
ツク部２１は制御部２２により信号線２６を介して制御
される。
複チエツク部２１によりオペランドの重複の有無をチエ
ツクする。チエツク結果は信＠線２５により制御部２２
に送られる。また、制御部２２は重複チエツク部２１に
より重複の有無が検出されるまでリクエストを抑止し、
重複が無い場合に（ａ２＋ｊ！２）のアドレスで示され
る格納位置へのライドリクエストａ２−！−Ｊ２Ｗを発
行する。なお、ページ越えチエツク部１８はアドレスア
ダ一部１７で算出されたアドレスがページ越えを起こす
か否かを検出し、信＠Ｉ！ ２３により制御部２２に報
告する。また、セレクタ６〜８，４３．４４゜レジスタ
９〜１３．４１．４２．セレクタ１５゜１６、重複チエ
ツク部２１は制御部２２により信号線２６を介して制御
される。
上述した従来の情報処理装置は、ＭＦＲＢ命令のような
命令を実行する場合においてオペランドの論理的重複を
完全に検出するまでライドリクエストを発行できないと
いう欠点がある。
命令を実行する場合においてオペランドの論理的重複を
完全に検出するまでライドリクエストを発行できないと
いう欠点がある。
本発明の情報処理装置は、複数のオペランドを有する命
令あるいはオペレーションの実行においてページ越え検
出手段により前記複数のオペランドが共にページ越えを
起こさないことが検出された場合に、実行アドレス生成
によって生成された前記複数のオペランドのアドレスの
下位ｎ −）−１ビット以上の上位のビットの一部ある
いは全部の比較を行ない、前記複数のオペランドが同一
のページに存在するか否かを検出する手段を有している
。
令あるいはオペレーションの実行においてページ越え検
出手段により前記複数のオペランドが共にページ越えを
起こさないことが検出された場合に、実行アドレス生成
によって生成された前記複数のオペランドのアドレスの
下位ｎ −）−１ビット以上の上位のビットの一部ある
いは全部の比較を行ない、前記複数のオペランドが同一
のページに存在するか否かを検出する手段を有している
。
複数のオペランドが共にページ越えを起こさない場合に
、複数のオペランドが異なるページに存在することを確
認することにより、オペランドの論叩的堕複が無いこと
を高速に検出することができるので、メモリへのリクエ
スト制御を高速に行なうことができる。
、複数のオペランドが異なるページに存在することを確
認することにより、オペランドの論叩的堕複が無いこと
を高速に検出することができるので、メモリへのリクエ
スト制御を高速に行なうことができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の情報処理装置の一実施例のブロック図
、第２図はオペランドページ比較部２０の回路図、第３
図は第１図の実施例においてオペランドＯＰ１およびオ
ペランドＯＰ２共ベージ越えが無く、かつオペランドＯ
Ｐ１とオペランドＯＰ２の存在するページが異なってい
る場合のタイミングチャートである。
、第２図はオペランドページ比較部２０の回路図、第３
図は第１図の実施例においてオペランドＯＰ１およびオ
ペランドＯＰ２共ベージ越えが無く、かつオペランドＯ
Ｐ１とオペランドＯＰ２の存在するページが異なってい
る場合のタイミングチャートである。
本実施例の情報処理装置は、第３図の従来例において、
複数のオペランドを有する命令あるいはオペレーション
の実行においてページ越え検出部１８により前記複数の
オペランドが共にページ越えを起こさないことが検出さ
れた場合に実効アドレス生成によって生成された前記複
数のオペランドのアドレスの下位ｎ＋１ビット以上の上
位のビットの一部あるいは全部の比較を行ない、前記複
数のオペランドが同一のページに存在するか否かを検出
するオペランドページ比較部２０を有している。
複数のオペランドを有する命令あるいはオペレーション
の実行においてページ越え検出部１８により前記複数の
オペランドが共にページ越えを起こさないことが検出さ
れた場合に実効アドレス生成によって生成された前記複
数のオペランドのアドレスの下位ｎ＋１ビット以上の上
位のビットの一部あるいは全部の比較を行ない、前記複
数のオペランドが同一のページに存在するか否かを検出
するオペランドページ比較部２０を有している。
次に、本実施例の動作を説明する。
まず、初めに命令語を保持するレジスタ１よりオペラン
ドＯＰ１がレジスタ２および制御部２２へ送られる。次
に、レジスタ２に送られた内容および制御部２２の指示
により命令が解読されオペランドＯＰ１の左端の実効ア
ドレス生成のための情報がレジスタ９．レジスタ１０．
レジスタ１１に読出される。また、同時にオペランドＯ
Ｐ１のオペランド長１１をＡＬＬ１１４によって粋出し
レジスタ１２へ送られる。次に、第３図の従来例と同様
にこれらの情報をもとにしてアドレスアダー１７によっ
てオペランドＯＰ１の左端の実効アドレスが算出される
。この算出された実効アドレスをもとにページ越えチエ
ツク部１８によってオペランドＯＰＩのページ越えの有
無を検出し信号線２３により制御部２２へ送出すると共
に、生成された実効アドレスをオペランドＯＰ１とオペ
ランドＯＰ２が存在するページの不一致を検出するＡ゛
ベランドページ比較部２０および重複チエツク部２１へ
送出する。また、制御部２２はアドレスａ１が算出され
ると、メモリ上にアドレスａ１で示されるデータが主メ
モリ上に準備されているか否かをチエツクするためのリ
ードチエツクリクエストａ１にを発行する。次に、オペ
ランドＯＰ１同様第２図に示すタイミングでオペランド
ＯＰ２の左端アドレスａ２がアドレスアダー１７によっ
て算出され、この算出された実効アドレスをもとにペー
ジ越えチエツク部１８によってオペランドＯＰ２のペー
ジ越えの有無を検出し制御部２２へ送出すると共に生成
された実効アドレスａ２をオペランド比較部２０および
重複チエツク部２１へ送出する。次に、従来例と同様（
ａｌ ＋ｊ２１）のリードリクエストａ＋−１１ｎｔお
よびａ２＋１２のライトチエツクリクエストａ２＋ｊ！
２ｗｃを第２図のタイミングで発行する。この間オペラ
ンドＯＰ１およびＡベランドＯＰ２共にページ越えがな
かった場合オペランドページ比較部２０によりオペラン
ドＯＰ１とオペランドＯＰ２の存在するページが異なっ
ているか否かを検出する。この検出は２°のページサイ
ズをもつ場合実効アドレスの下ｎビットを除いた上位ビ
ットの一部あるいは全部のビットの不一致を検出すれば
よく、この不一致検出は、第２図に示すように、ＦＸＯ
Ｐゲート３８、・・・、３９．４０．ＮＡＮＤゲート３
７とからなる筒中な回路によって構成できる。もし、こ
こでオペランドＯＰＩとオペランドＯＰ２°の存在する
ページが異なっていればＯＰオペランド１゜Ｐとオペラ
ンドＯＰ２は重複していないことは明らかであるため、
重複チエツク部２１によって検出される明確なチエツク
を待つことなくオペランドの重複がないものとして第３
図に示すように（ａ２ ＋ｆｌｚ ）のライトチエツク
リクエストａ２十ｊ！２ｗｃ後すぐに（ａ２＋ｊ！２）
のライドリクエストａ２−ＩＬ２ｗを発行できる。
ドＯＰ１がレジスタ２および制御部２２へ送られる。次
に、レジスタ２に送られた内容および制御部２２の指示
により命令が解読されオペランドＯＰ１の左端の実効ア
ドレス生成のための情報がレジスタ９．レジスタ１０．
レジスタ１１に読出される。また、同時にオペランドＯ
Ｐ１のオペランド長１１をＡＬＬ１１４によって粋出し
レジスタ１２へ送られる。次に、第３図の従来例と同様
にこれらの情報をもとにしてアドレスアダー１７によっ
てオペランドＯＰ１の左端の実効アドレスが算出される
。この算出された実効アドレスをもとにページ越えチエ
ツク部１８によってオペランドＯＰＩのページ越えの有
無を検出し信号線２３により制御部２２へ送出すると共
に、生成された実効アドレスをオペランドＯＰ１とオペ
ランドＯＰ２が存在するページの不一致を検出するＡ゛
ベランドページ比較部２０および重複チエツク部２１へ
送出する。また、制御部２２はアドレスａ１が算出され
ると、メモリ上にアドレスａ１で示されるデータが主メ
モリ上に準備されているか否かをチエツクするためのリ
ードチエツクリクエストａ１にを発行する。次に、オペ
ランドＯＰ１同様第２図に示すタイミングでオペランド
ＯＰ２の左端アドレスａ２がアドレスアダー１７によっ
て算出され、この算出された実効アドレスをもとにペー
ジ越えチエツク部１８によってオペランドＯＰ２のペー
ジ越えの有無を検出し制御部２２へ送出すると共に生成
された実効アドレスａ２をオペランド比較部２０および
重複チエツク部２１へ送出する。次に、従来例と同様（
ａｌ ＋ｊ２１）のリードリクエストａ＋−１１ｎｔお
よびａ２＋１２のライトチエツクリクエストａ２＋ｊ！
２ｗｃを第２図のタイミングで発行する。この間オペラ
ンドＯＰ１およびＡベランドＯＰ２共にページ越えがな
かった場合オペランドページ比較部２０によりオペラン
ドＯＰ１とオペランドＯＰ２の存在するページが異なっ
ているか否かを検出する。この検出は２°のページサイ
ズをもつ場合実効アドレスの下ｎビットを除いた上位ビ
ットの一部あるいは全部のビットの不一致を検出すれば
よく、この不一致検出は、第２図に示すように、ＦＸＯ
Ｐゲート３８、・・・、３９．４０．ＮＡＮＤゲート３
７とからなる筒中な回路によって構成できる。もし、こ
こでオペランドＯＰＩとオペランドＯＰ２°の存在する
ページが異なっていればＯＰオペランド１゜Ｐとオペラ
ンドＯＰ２は重複していないことは明らかであるため、
重複チエツク部２１によって検出される明確なチエツク
を待つことなくオペランドの重複がないものとして第３
図に示すように（ａ２ ＋ｆｌｚ ）のライトチエツク
リクエストａ２十ｊ！２ｗｃ後すぐに（ａ２＋ｊ！２）
のライドリクエストａ２−ＩＬ２ｗを発行できる。
以上説明したように本発明は、ＭＦＲ［３ＲＩ令のよう
な命令を実行したときオペランド０Ｐ１ｅよびオペラン
ドＯＰ２が共にページ越えを起こさない場合においてオ
ペランドＯＰＩとオペランドＯＰ２が異なるページに存
在することを確認することにより、高速にオペランドの
論理的重複の無いことを検出し、高速にメモリへのリク
エスト制御を行うことができる効果がある。
な命令を実行したときオペランド０Ｐ１ｅよびオペラン
ドＯＰ２が共にページ越えを起こさない場合においてオ
ペランドＯＰＩとオペランドＯＰ２が異なるページに存
在することを確認することにより、高速にオペランドの
論理的重複の無いことを検出し、高速にメモリへのリク
エスト制御を行うことができる効果がある。
第１図は本発明の情報処理装置の一実施例のブロック図
、第２図はオペランドページ比較部２０の回路図、第３
図は第１図の実施例においてオペランドＯＰ１およびオ
ペランドＯＰ２共ページ越えが無く、かつオペランドＯ
Ｐ１とオペランドＯＰ２の存在するページが異なってい
る場合のタイミングチャート、第４図は情報処理装置の
従来例のブロック図、第５図は第４図の従来例において
オペランドＯＰ１およびＯＲ３が論理的重複していない
場合のタイミングチャートである。 １・・・命令レジスタ、 ２．３．９．１０．１１．１２．１３．１９゜４１．４
２・・・レジスタ、 ４．５・・・レジスタファイル、 ６．７．８．１５．１６．４３．４４・・・セレクタ、 １４・・・オペランド長算出用ＡＬＵ、１７・・・実効
アドレス生成用アドレス、１８・・・ページ越えチエツ
ク部、 ２０・・・オペランドページ比較部、 ２１・・・重複チエツク部、 ２２・・・１１１１１部、 ２３．２４．２５．２６・・・信号線、３７・・・ＮＡ
ＮＤゲート、 ３Ｂ、３９．４０・・・ＥＸＯＲゲート。
、第２図はオペランドページ比較部２０の回路図、第３
図は第１図の実施例においてオペランドＯＰ１およびオ
ペランドＯＰ２共ページ越えが無く、かつオペランドＯ
Ｐ１とオペランドＯＰ２の存在するページが異なってい
る場合のタイミングチャート、第４図は情報処理装置の
従来例のブロック図、第５図は第４図の従来例において
オペランドＯＰ１およびＯＲ３が論理的重複していない
場合のタイミングチャートである。 １・・・命令レジスタ、 ２．３．９．１０．１１．１２．１３．１９゜４１．４
２・・・レジスタ、 ４．５・・・レジスタファイル、 ６．７．８．１５．１６．４３．４４・・・セレクタ、 １４・・・オペランド長算出用ＡＬＵ、１７・・・実効
アドレス生成用アドレス、１８・・・ページ越えチエツ
ク部、 ２０・・・オペランドページ比較部、 ２１・・・重複チエツク部、 ２２・・・１１１１１部、 ２３．２４．２５．２６・・・信号線、３７・・・ＮＡ
ＮＤゲート、 ３Ｂ、３９．４０・・・ＥＸＯＲゲート。
Claims (1)
- １、オン・ディマンド・ページング処理により主記憶の
管理を２＾ｎバイト単位のページサイズで行ない、命令
あるいはオペレーションのオペランド長がページ越えを
起こすか否かを検出するページ越え検出手段を有する情
報処理装置において、複数のオペランドを有する命令あ
るいはオペレーションの実行において前記ページ越え検
出手段により前記複数のオペランドが共にページ越えを
起こさないことが検出された場合に、実効アドレス生成
によって生成された前記複数のオペランドのアドレスの
下位ｎ＋１ビット以上の上位のビットの一部あるいは全
部の比較を行ない、前記複数のオペランドが同一のペー
ジに存在するか否かを検出する手段を有することを特徴
とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136931A JPH0795270B2 (ja) | 1988-06-02 | 1988-06-02 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136931A JPH0795270B2 (ja) | 1988-06-02 | 1988-06-02 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01305429A true JPH01305429A (ja) | 1989-12-08 |
| JPH0795270B2 JPH0795270B2 (ja) | 1995-10-11 |
Family
ID=15186903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63136931A Expired - Fee Related JPH0795270B2 (ja) | 1988-06-02 | 1988-06-02 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795270B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0695874A (ja) * | 1992-07-28 | 1994-04-08 | Internatl Business Mach Corp <Ibm> | ディジタル・コンピュータ・システム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5922142A (ja) * | 1982-07-27 | 1984-02-04 | Nec Corp | デ−タ処理装置 |
| JPS6172340A (ja) * | 1984-09-17 | 1986-04-14 | Fujitsu Ltd | エデイツト命名プリテスト制御方式 |
-
1988
- 1988-06-02 JP JP63136931A patent/JPH0795270B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5922142A (ja) * | 1982-07-27 | 1984-02-04 | Nec Corp | デ−タ処理装置 |
| JPS6172340A (ja) * | 1984-09-17 | 1986-04-14 | Fujitsu Ltd | エデイツト命名プリテスト制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0695874A (ja) * | 1992-07-28 | 1994-04-08 | Internatl Business Mach Corp <Ibm> | ディジタル・コンピュータ・システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0795270B2 (ja) | 1995-10-11 |
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