JPH01305561A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01305561A JPH01305561A JP63135443A JP13544388A JPH01305561A JP H01305561 A JPH01305561 A JP H01305561A JP 63135443 A JP63135443 A JP 63135443A JP 13544388 A JP13544388 A JP 13544388A JP H01305561 A JPH01305561 A JP H01305561A
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- conductivity type
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
α線など放射線に起因するソフト・エラーに対する耐性
を高め且つメモリ・キャパシタの容量を高めた半導体記
憶装置に関し、 ソフト・エラー防止の為の埋め込み高不純物濃度層を利
用してメモリ・キャパシタを形成することで放射線に依
って発生するソフト・エラーに対する耐性を向上し、且
つ、メモリ・キャパシタの容量を大きく、しかも、かな
りの範囲で変化させることが可能であるようにすること
を目的とし、半導体基板中に埋め込まれｐｎ接合を生成
さ一已る為の一導電型埋め込み層及びそれに積層された
反対導電型埋め込み層と、該各埋め込み層の上方に形成
された］・ランスファ・ゲー１−・１〜ランシスタであ
るＭＩＳ電界効果トランジスタと、該ＭＩＳ電界効果ト
ランジスタを構成する反対導電型不純物拡散領域の一方
と前記反対導電型埋め込み層と結ぶ反対導電型接続領域
とを備えるよう構成する。
を高め且つメモリ・キャパシタの容量を高めた半導体記
憶装置に関し、 ソフト・エラー防止の為の埋め込み高不純物濃度層を利
用してメモリ・キャパシタを形成することで放射線に依
って発生するソフト・エラーに対する耐性を向上し、且
つ、メモリ・キャパシタの容量を大きく、しかも、かな
りの範囲で変化させることが可能であるようにすること
を目的とし、半導体基板中に埋め込まれｐｎ接合を生成
さ一已る為の一導電型埋め込み層及びそれに積層された
反対導電型埋め込み層と、該各埋め込み層の上方に形成
された］・ランスファ・ゲー１−・１〜ランシスタであ
るＭＩＳ電界効果トランジスタと、該ＭＩＳ電界効果ト
ランジスタを構成する反対導電型不純物拡散領域の一方
と前記反対導電型埋め込み層と結ぶ反対導電型接続領域
とを備えるよう構成する。
本発明は、α線など放射線に起因するソフト・エラーに
対する耐性を高め且つメモリ・キャパシタの容量を高め
た半導体記憶装置に関する。
対する耐性を高め且つメモリ・キャパシタの容量を高め
た半導体記憶装置に関する。
近年、ダイナミック・ランダム・アクセス・メモリ （
ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓ ｓ
ｍｅｍｏ ｒ ｙ ： ＤＲＡＭ）は益々大容量化し
１Ｍビン１〜から４Ｍビットを経て今や１６Ｍヒツトに
なろうとしている。このようなりＲＡＭに於いては、集
積度を向上する為、メモリ・キャパシタとしてトレンチ
構造を採ることが多いが、この形式のＩ） ＲＡ Ｍば
ソフト・エラーに対する防禦を厳重にする必要がある。
ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓ ｓ
ｍｅｍｏ ｒ ｙ ： ＤＲＡＭ）は益々大容量化し
１Ｍビン１〜から４Ｍビットを経て今や１６Ｍヒツトに
なろうとしている。このようなりＲＡＭに於いては、集
積度を向上する為、メモリ・キャパシタとしてトレンチ
構造を採ることが多いが、この形式のＩ） ＲＡ Ｍば
ソフト・エラーに対する防禦を厳重にする必要がある。
−ｒに、トレンチ構造のメモリ・キャパシタを有するＤ
ＲＡＭに於いては、メモリ・キャパシタや１−ランスフ
ァ・ケート・ｌ・ランジスタの下方に高不純物濃度層を
形成することでソフト・エラーの抑制を図っている。
ＲＡＭに於いては、メモリ・キャパシタや１−ランスフ
ァ・ケート・ｌ・ランジスタの下方に高不純物濃度層を
形成することでソフト・エラーの抑制を図っている。
第８図は１−レンチ構造のメモリ・キャパシタを有する
ＤＲＡＭの要部切断（ｊｊ１１面図を表している。
ＤＲＡＭの要部切断（ｊｊ１１面図を表している。
図に於いて、２１υ」ｐ＋型シリコン半導体基板、２２
はｐ型ウェル、２３は二酸化シリ′：１ンからなるキャ
パシタ誘電体膜、２４は第一層目多結晶シリコンからな
るセル・プレート、２５は第二層目多結晶シリコンから
なるワード線、２６はポリサイド（ｐｏｌｙｓｉｄｅ）
からなるヒント線をそれぞれ示している。
はｐ型ウェル、２３は二酸化シリ′：１ンからなるキャ
パシタ誘電体膜、２４は第一層目多結晶シリコンからな
るセル・プレート、２５は第二層目多結晶シリコンから
なるワード線、２６はポリサイド（ｐｏｌｙｓｉｄｅ）
からなるヒント線をそれぞれ示している。
この従来例では、ソフＩ・・エラー防止の高不純物濃度
層の役目をｐ＋型シリコン半導体基板２１が果している
。
層の役目をｐ＋型シリコン半導体基板２１が果している
。
第８図に見られるＤ ＲＡ Ｍでは、）・レイン領域や
メモリ・キャパシタと高不純物濃度層との間にかなりの
間隙が存在する為、そこに例えばα線が貫通して電子・
正孔対が発生した場合にシ：１、何等の対応もできない
ことになり、また、メモリ ニ１−ヤパシタの容量を大
きくするにＧＪｌ−レンチ構造に由来する限界がある。
メモリ・キャパシタと高不純物濃度層との間にかなりの
間隙が存在する為、そこに例えばα線が貫通して電子・
正孔対が発生した場合にシ：１、何等の対応もできない
ことになり、また、メモリ ニ１−ヤパシタの容量を大
きくするにＧＪｌ−レンチ構造に由来する限界がある。
本発明は、ソフト・エラー防止の為の埋め込み高不純物
濃度層を利用してメモリ・キ→・パシタを形成すること
で放射線に依って発生ずるソフト・エラーに対する耐性
を向上し、且つ、メモリ・キャパシタの容量を大きく、
しかも、かなりの化１川で変化させることが可能である
ようにする。
濃度層を利用してメモリ・キ→・パシタを形成すること
で放射線に依って発生ずるソフト・エラーに対する耐性
を向上し、且つ、メモリ・キャパシタの容量を大きく、
しかも、かなりの化１川で変化させることが可能である
ようにする。
第１図並びに第２図は本発明の詳細な説明する為のＤＲ
ＡＭの要部切断側面図を表している。
ＡＭの要部切断側面図を表している。
図に於いて、１はｐ型シリコン半導体基板、２ばｐ＋型
埋め込み層、６はｐ＋型チャネル・カット領域、７はｎ
＋型埋め込み層、８は二酸化シリコンからなるフィール
ド絶縁膜、９は二酸化シリコンからなるデー１〜絶縁膜
、１０は多結晶シリコンからなるゲート電極、１１はｎ
＋型ソース領域、１２４オｎ＋型ドレイン領域、１４は
ｎ＋型接続領域をそれぞれ示している。
埋め込み層、６はｐ＋型チャネル・カット領域、７はｎ
＋型埋め込み層、８は二酸化シリコンからなるフィール
ド絶縁膜、９は二酸化シリコンからなるデー１〜絶縁膜
、１０は多結晶シリコンからなるゲート電極、１１はｎ
＋型ソース領域、１２４オｎ＋型ドレイン領域、１４は
ｎ＋型接続領域をそれぞれ示している。
本発明では、トレンチ構造のメモリ・キャパシタを有す
るＤＲＡＭでソフト・エラーを抑止する為に採用されて
いた手段、即ち、高不純物濃度埋め込み層を利用してメ
モリ・キャパシタを形成することが基本になっていて、
図示したＤＲＡＭでは、ｐ＋型埋め込み層２に対してｎ
＋型埋め込み層７を形成し、その間に生成される接合容
量をメモリ・キャパシタとして利用するものである。
るＤＲＡＭでソフト・エラーを抑止する為に採用されて
いた手段、即ち、高不純物濃度埋め込み層を利用してメ
モリ・キャパシタを形成することが基本になっていて、
図示したＤＲＡＭでは、ｐ＋型埋め込み層２に対してｎ
＋型埋め込み層７を形成し、その間に生成される接合容
量をメモリ・キャパシタとして利用するものである。
図から明らかなように、ｎ＋型埋め込み層７はｎ＋型接
続碩域１４を介してＩ・ランスファ・ケー１〜・トラン
ジスタのｎ＋型トレイン頌頭載２と結ばれていて、ＤＲ
ＡＭとしての動作は従来のものと変わりない。
続碩域１４を介してＩ・ランスファ・ケー１〜・トラン
ジスタのｎ＋型トレイン頌頭載２と結ばれていて、ＤＲ
ＡＭとしての動作は従来のものと変わりない。
第１図に見られるＤＲＡＭでは、ｎ＋型埋め込み層７が
トランスファ・ゲート・トランジスタの下方の略全面に
形成され、また、第２図に見られるＤ ＲＡ Ｍでは、
ｎ＋型トレイン領域Ｊ２の下方にのみ形成されているも
のであり、従って、ｎ＋型接続頌頭載４と同し平面パタ
ーンになっている。
トランスファ・ゲート・トランジスタの下方の略全面に
形成され、また、第２図に見られるＤ ＲＡ Ｍでは、
ｎ＋型トレイン領域Ｊ２の下方にのみ形成されているも
のであり、従って、ｎ＋型接続頌頭載４と同し平面パタ
ーンになっている。
第１図に見られるＤＲＡＭに於けるメモリ・キャパシタ
の容量は、第２図に見られるそれに比較して大であり、
また、トランスファ・ゲート・トランジスタとメモリ・
キャパシタとの間は狭いので放射線に依って発生ずる電
子・正孔対の影響を受は難い。尚、何れのＤＲＡＭに於
いても、前記した導電型と反対の導電型にしても良いこ
とは勿論である。また、ｎ＋型埋め込み層の幅はドレイ
ン領域と同程度か、或いは、それ以上にすることができ
、ｐ＋型埋め込み層の９Ｍはｎ＋型埋め込み層と同程度
か、成いは、ウェハ内の一面に形成することもてきる。
の容量は、第２図に見られるそれに比較して大であり、
また、トランスファ・ゲート・トランジスタとメモリ・
キャパシタとの間は狭いので放射線に依って発生ずる電
子・正孔対の影響を受は難い。尚、何れのＤＲＡＭに於
いても、前記した導電型と反対の導電型にしても良いこ
とは勿論である。また、ｎ＋型埋め込み層の幅はドレイ
ン領域と同程度か、或いは、それ以上にすることができ
、ｐ＋型埋め込み層の９Ｍはｎ＋型埋め込み層と同程度
か、成いは、ウェハ内の一面に形成することもてきる。
本発明に於りるＤＲＡＭのメモリ・キャパシタに於りる
容量υＪ、ｐ＋型埋め込み層及びｒ１＋型埋め込み層の
不純物濃度の如何、また、トレイン領域に連なっている
ｎ＋型埋め込み層の長さや幅をｉＭ択することで、かな
りの範囲に亙って容易に変えることができる。
容量υＪ、ｐ＋型埋め込み層及びｒ１＋型埋め込み層の
不純物濃度の如何、また、トレイン領域に連なっている
ｎ＋型埋め込み層の長さや幅をｉＭ択することで、かな
りの範囲に亙って容易に変えることができる。
このようなことから、本発明に依る半導体記憶装置に於
いてＧ１１ｌ、半導体基板（例えばｐ型シリコン半導体
基板１）中に埋め込まれｐｎ接合を生成させる為の一導
電型埋め込み層（例えばｐ＋型埋め込み層２）及びそれ
に積層された反対導電型埋め込み層（例えばｎ＋型埋め
込み層７）と、該各埋め込み層の」ニガに形成されたｌ
・ランスファ・ゲーＩ〜・１−ランジスクであるＭＩＳ
電界効果トランジスタと、該ＭＩＳ電界効果トランジス
タを構成する反対導電型不純物拡散領域の一方（例えば
ｎ ＋型トレイン領域１２）と前記反対導電型埋め込み
層と結ぶ反対導電型接続領域（例えばｎ＋型接続領域１
４）とを備えている。
いてＧ１１ｌ、半導体基板（例えばｐ型シリコン半導体
基板１）中に埋め込まれｐｎ接合を生成させる為の一導
電型埋め込み層（例えばｐ＋型埋め込み層２）及びそれ
に積層された反対導電型埋め込み層（例えばｎ＋型埋め
込み層７）と、該各埋め込み層の」ニガに形成されたｌ
・ランスファ・ゲーＩ〜・１−ランジスクであるＭＩＳ
電界効果トランジスタと、該ＭＩＳ電界効果トランジス
タを構成する反対導電型不純物拡散領域の一方（例えば
ｎ ＋型トレイン領域１２）と前記反対導電型埋め込み
層と結ぶ反対導電型接続領域（例えばｎ＋型接続領域１
４）とを備えている。
前記手段を採ることに依り、高集積化する為に通常であ
れば占有面積が制限されるような場合であっても、広い
面積に大容量のメモリ・４・ヤバシタを形成することが
でき、しかも、その容量はｐｎ接合を生成する埋め込み
層に於ける不純物濃度を加減したり、或いは、ｐ ｎ接
合の面積を変えることで簡単且つ容易に選択することが
でき、また、メモリ・キャパシタを構成する高不純物濃
度の埋め込み層自体が放射線に起因する電子・正孔対の
影響を防くことが可能であると共にトランスファ・ケー
ト・トランジスタのソース領域及びトレイン領域との間
も短いので、その間で発生ずる電子・正孔対の影響も僅
少であり、更にまた、ｌ・レンチ構造のメモリ・キャパ
シタに比較するとトレンチが無いことからメモリ・セル
の平面的な占有面積は縮小することができ且つ製造工程
も簡単である。
れば占有面積が制限されるような場合であっても、広い
面積に大容量のメモリ・４・ヤバシタを形成することが
でき、しかも、その容量はｐｎ接合を生成する埋め込み
層に於ける不純物濃度を加減したり、或いは、ｐ ｎ接
合の面積を変えることで簡単且つ容易に選択することが
でき、また、メモリ・キャパシタを構成する高不純物濃
度の埋め込み層自体が放射線に起因する電子・正孔対の
影響を防くことが可能であると共にトランスファ・ケー
ト・トランジスタのソース領域及びトレイン領域との間
も短いので、その間で発生ずる電子・正孔対の影響も僅
少であり、更にまた、ｌ・レンチ構造のメモリ・キャパ
シタに比較するとトレンチが無いことからメモリ・セル
の平面的な占有面積は縮小することができ且つ製造工程
も簡単である。
第３図乃至第７図は本発明一実施例を製造する場合につ
いて解説する為の工程要所に於けるＤＲＡＭの要部切断
側面図を表し、第１図及び第２図に於いて用いた記号と
同記号は同部分を示すか或いυＪ同じ意味を持つものと
する。
いて解説する為の工程要所に於けるＤＲＡＭの要部切断
側面図を表し、第１図及び第２図に於いて用いた記号と
同記号は同部分を示すか或いυＪ同じ意味を持つものと
する。
第３図参照
（１） イオン注入法を適用することに依り、ｐ型ソ
リヨン半導体基板１に硼素イオンを打ち込んでｐ＋型埋
め込み層２を形成する。
リヨン半導体基板１に硼素イオンを打ち込んでｐ＋型埋
め込み層２を形成する。
ごの場合の条件を例示すると、
ドーズ量： Ｉ Ｘ ］ ＯＩ３（ｃｍ−”）加速エネ
ルギー １．７ （ＭｅＶ） である。尚、ｐ＋型埋め込み層２は活性化の為の熱処理
をしないと動作しないごとは勿論であって、この熱処理
は、後の適当な時ルーに実施したり、他の工程と兼ねて
行うので、特には掲示せず、後の説明でも同様とする。
ルギー １．７ （ＭｅＶ） である。尚、ｐ＋型埋め込み層２は活性化の為の熱処理
をしないと動作しないごとは勿論であって、この熱処理
は、後の適当な時ルーに実施したり、他の工程と兼ねて
行うので、特には掲示せず、後の説明でも同様とする。
第４図参照
（２）熱酸化法を適用することに依り、シリコン半導体
基板１の表面を保護する為の厚さ例えば５００〔人〕程
度の二酸化シリコンからなる絶縁膜３を形成する。
基板１の表面を保護する為の厚さ例えば５００〔人〕程
度の二酸化シリコンからなる絶縁膜３を形成する。
（３）化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐ。
ｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用するこ
とに依り、厚ざ例えば１５００ （人〕程度の窒化シ
リコン（Ｓｉ３Ｎ４）膜４を形成する。
とに依り、厚ざ例えば１５００ （人〕程度の窒化シ
リコン（Ｓｉ３Ｎ４）膜４を形成する。
（４）通常のフォ１−・リソグラフィ技術に於りるレジ
スト・プロセスを適用するごとに依り、耐酸化性マスク
・パターンを有するフォト・レジスト膜５Ａを形成する
。
スト・プロセスを適用するごとに依り、耐酸化性マスク
・パターンを有するフォト・レジスト膜５Ａを形成する
。
（５） エツチング・ガスを例えばＣＦ４とするドラ
イ・エツチング法を適用することに依り、窒化シリコン
膜４のバターニングを行う。
イ・エツチング法を適用することに依り、窒化シリコン
膜４のバターニングを行う。
（６） イオン注入法を適用することに依り、フ：Ａ
）・・レジスト膜５Ａ及び耐酸化性マスクである窒化シ
リコン膜４をマスクとして硼素イオンの１］ち込みを行
い、ｐ＋型ヂャ不ル・カット領域６を形成する。
）・・レジスト膜５Ａ及び耐酸化性マスクである窒化シ
リコン膜４をマスクとして硼素イオンの１］ち込みを行
い、ｐ＋型ヂャ不ル・カット領域６を形成する。
この場合の条件を例示すると、
１・−ス量： ８ Ｘ １０Ｉ２（ｃｍ−２〕加速エネ
ルギ：２５ＣＫｅＶ、１ である。尚、この工程は後の段階でも実施することが可
能である。
ルギ：２５ＣＫｅＶ、１ である。尚、この工程は後の段階でも実施することが可
能である。
第５図参照
（７） フォト・レジス１〜膜５Ａを除去してから、
通常のフォト・リソグラフィ技術に於けるレジス１〜・
プロセスを適用することに依り、フィールド領域に厚さ
例えば５ 〔μｍ〕のフォト・レジスト膜５Ｂを形成す
る。
通常のフォト・リソグラフィ技術に於けるレジス１〜・
プロセスを適用することに依り、フィールド領域に厚さ
例えば５ 〔μｍ〕のフォト・レジスト膜５Ｂを形成す
る。
（８） イオン注入法を適用するごとに依り、Ｐイオ
ンの打ち込みを行い、ｐ＋型埋め込み層２上にｎ＋型埋
め込み層７を形成する。
ンの打ち込みを行い、ｐ＋型埋め込み層２上にｎ＋型埋
め込み層７を形成する。
この場合の条件を例示すると、
ドーズ量： Ｉ Ｘ １０■３（ｃｍ−２）加速エネル
ギ： ３．Ｏ（ＭｅＶ） である。
ギ： ３．Ｏ（ＭｅＶ） である。
第６図参照
（９） フォト・レジスト膜５Ｂを除去してから窒化
シリコン膜４を耐酸化性マスクとする選択的熱酸化法を
適用することに依り、二酸化シリコンからなるフィール
ド絶縁膜８を形成する。尚、前記工程（６）に於いてｐ
＋＋チャネル・カット領域６を形成したが、この工程の
フィールド絶縁膜８を形成する前の段階で形成するよう
にしても良い。
シリコン膜４を耐酸化性マスクとする選択的熱酸化法を
適用することに依り、二酸化シリコンからなるフィール
ド絶縁膜８を形成する。尚、前記工程（６）に於いてｐ
＋＋チャネル・カット領域６を形成したが、この工程の
フィールド絶縁膜８を形成する前の段階で形成するよう
にしても良い。
θ０）耐酸化性マスクとして用いた窒化シリコン膜４な
どを除去してから、改めて熱酸化法を適用することに依
り、厚さ例えば１５０ 〔人〕程度の二酸化シリコンか
らなるケート絶縁膜９を形成する。
どを除去してから、改めて熱酸化法を適用することに依
り、厚さ例えば１５０ 〔人〕程度の二酸化シリコンか
らなるケート絶縁膜９を形成する。
００ ＣＶＤ法を適用することに依り、厚さ例えば４０
００ （人〕程度の多結晶シリコン膜を形成する。
００ （人〕程度の多結晶シリコン膜を形成する。
０２）通常のフォト・リソグラフィ技術を適用すること
に依り、前記工程０υで形成した多結晶シリコン膜のバ
ターニングを行い、ゲート電極１０及びその他の配線な
どを形成する。
に依り、前記工程０υで形成した多結晶シリコン膜のバ
ターニングを行い、ゲート電極１０及びその他の配線な
どを形成する。
０３） イオン注入法を適用することに依り、ドース
量を例えば５×１０１５１０１５ｃ〕とし、また、加速
エネルギを例えば５０（ＫｅＶ）としてＡｓイオンの打
ち込みを行ってｎ＋＋ソース領域１１及びｎ＋型トドレ
イン領域１２形成する。
量を例えば５×１０１５１０１５ｃ〕とし、また、加速
エネルギを例えば５０（ＫｅＶ）としてＡｓイオンの打
ち込みを行ってｎ＋＋ソース領域１１及びｎ＋型トドレ
イン領域１２形成する。
第６図参照
αａ フォト・リソグラフィ技術に於けるレジスト・プ
ロセスを適用することに依り、ｎ＋型トドレイン領域１
２上開口を有し厚さ例えば５ 〔μｍ〕程度であるフォ
ト・レジスト膜１３を形成する。
ロセスを適用することに依り、ｎ＋型トドレイン領域１
２上開口を有し厚さ例えば５ 〔μｍ〕程度であるフォ
ト・レジスト膜１３を形成する。
第７図参照
θ５） イオン注入法を適用することに依り、ドーズ量
例えばＩ Ｘ １０Ｉ５（ｃｍ−”）程度、加速エネル
ギを例えば３００〔Ｋｅ■〕〜３〔ＭｅＶ〕の範囲でシ
フトしなからＰイオンの打ち込みを行い、ｎ＋型埋め込
み層７とｎ＋型トドレイン領域１２間を結ふｎ＋＋接続
領域１４を形成する。
例えばＩ Ｘ １０Ｉ５（ｃｍ−”）程度、加速エネル
ギを例えば３００〔Ｋｅ■〕〜３〔ＭｅＶ〕の範囲でシ
フトしなからＰイオンの打ち込みを行い、ｎ＋型埋め込
み層７とｎ＋型トドレイン領域１２間を結ふｎ＋＋接続
領域１４を形成する。
０６） この後、通常の技法を適用することに依り、
層間絶縁膜の形成、多層電極・配線の形成、パッシベー
ション膜の形成などを行って完成させる。
層間絶縁膜の形成、多層電極・配線の形成、パッシベー
ション膜の形成などを行って完成させる。
本発明に依る半導体記憶装置に於いては、半導体基板中
に形成した一導電型埋め込み層及び反対導電型埋め込み
層で生成されるｐｎ接合に於ける容量をメモリ・キャパ
シタとし、それとトランスファ・ゲート・トランジスタ
の不純物拡散領域と接続するようにしている。
に形成した一導電型埋め込み層及び反対導電型埋め込み
層で生成されるｐｎ接合に於ける容量をメモリ・キャパ
シタとし、それとトランスファ・ゲート・トランジスタ
の不純物拡散領域と接続するようにしている。
前記構成を採ることに依り、高集積化する為に通常であ
れば占有面積が制限されるような場合であっても、広い
面積に大容量のメモリ・キャパシタを形成することがで
き、しかも、その容量はｐｎ接合を生成する埋め込み層
に於ける不純物濃度を加減したり、或いは、ｐｎ接合の
面積を変えることで簡単且つ容易に選択することができ
、また、メモリ・キャパシタを構成する高不純物濃度の
埋め込み層目体が放射線に起因する電子・正孔対の影響
を防くことが可能であると共にトランスファ・ゲート・
トランジスタのソース領域及びドレイン領域との間も短
いので、その間で発生ずる電子・正孔対の影響も僅少で
あり、更にまた、１〜レンチ構造のメモリ・キャパシタ
に比較するとトレンチが無いことからメモリ・セルの平
面的な占有面積は縮小することができ且つ製造工程も簡
単である。
れば占有面積が制限されるような場合であっても、広い
面積に大容量のメモリ・キャパシタを形成することがで
き、しかも、その容量はｐｎ接合を生成する埋め込み層
に於ける不純物濃度を加減したり、或いは、ｐｎ接合の
面積を変えることで簡単且つ容易に選択することができ
、また、メモリ・キャパシタを構成する高不純物濃度の
埋め込み層目体が放射線に起因する電子・正孔対の影響
を防くことが可能であると共にトランスファ・ゲート・
トランジスタのソース領域及びドレイン領域との間も短
いので、その間で発生ずる電子・正孔対の影響も僅少で
あり、更にまた、１〜レンチ構造のメモリ・キャパシタ
に比較するとトレンチが無いことからメモリ・セルの平
面的な占有面積は縮小することができ且つ製造工程も簡
単である。
第１図及び第２図は本発明の詳細な説明する為の半導体
記１．ａ装置の要部切断側面図、第３図乃至第８図は本
発明一実施例を製造する場合について説明する為の工程
要所に於ける半導体記憶装置の要部切断側面図、第９図
は従来例の要部切断側面図をそれぞれ表している。 図に於いて、１はｐ型シリコン半導体基板、２はｐ＋型
埋め込み層、３は二酸化シリコンからなる絶縁膜、４は
窒化シリコン膜、５Ａ及び５Ｂはフメト・レジスト膜、
６はｐ＋型ヂャネル・カット領域、７はｎ＋型埋め込み
層、８は二酸化シリコンからなるフィールド絶縁膜、９
は二酸化シリコンからなるゲート絶縁膜、１０は多結晶
シリコンからなるケート電極、１１はｎ＋＋ソース領域
、１２ばｎ＋型トドレイン領域１３はフォト・レジス１
〜膜、１４ばｎ＋＋接続領域をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第８図 第９図
記１．ａ装置の要部切断側面図、第３図乃至第８図は本
発明一実施例を製造する場合について説明する為の工程
要所に於ける半導体記憶装置の要部切断側面図、第９図
は従来例の要部切断側面図をそれぞれ表している。 図に於いて、１はｐ型シリコン半導体基板、２はｐ＋型
埋め込み層、３は二酸化シリコンからなる絶縁膜、４は
窒化シリコン膜、５Ａ及び５Ｂはフメト・レジスト膜、
６はｐ＋型ヂャネル・カット領域、７はｎ＋型埋め込み
層、８は二酸化シリコンからなるフィールド絶縁膜、９
は二酸化シリコンからなるゲート絶縁膜、１０は多結晶
シリコンからなるケート電極、１１はｎ＋＋ソース領域
、１２ばｎ＋型トドレイン領域１３はフォト・レジス１
〜膜、１４ばｎ＋＋接続領域をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第８図 第９図
Claims (1)
- 【特許請求の範囲】 半導体基板中に埋め込まれｐｎ接合を生成させる為の一
導電型埋め込み層及びそれに積層された反対導電型埋め
込み層と、 該各埋め込み層の上方に形成されたトランスファ・ゲー
ト・トランジスタであるＭＩＳ電界効果トランジスタと
、 該ＭＩＳ電界効果トランジスタを構成する反対導電型不
純物拡散領域の一方と前記反対導電型埋め込み層と結ぶ
反対導電型接続領域と を備えてなることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135443A JPH01305561A (ja) | 1988-06-03 | 1988-06-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135443A JPH01305561A (ja) | 1988-06-03 | 1988-06-03 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01305561A true JPH01305561A (ja) | 1989-12-08 |
Family
ID=15151841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63135443A Pending JPH01305561A (ja) | 1988-06-03 | 1988-06-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01305561A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55146956A (en) * | 1979-05-02 | 1980-11-15 | Fujitsu Ltd | Semiconductor element having function for avoiding generation of soft error due to alpha ray |
| JPS55162258A (en) * | 1979-06-05 | 1980-12-17 | Fujitsu Ltd | Semiconductor memory device |
-
1988
- 1988-06-03 JP JP63135443A patent/JPH01305561A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55146956A (en) * | 1979-05-02 | 1980-11-15 | Fujitsu Ltd | Semiconductor element having function for avoiding generation of soft error due to alpha ray |
| JPS55162258A (en) * | 1979-06-05 | 1980-12-17 | Fujitsu Ltd | Semiconductor memory device |
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