JPH01305575A - Ｍｏｓ型電界効果トランジスタの製造方法 - Google Patents
Ｍｏｓ型電界効果トランジスタの製造方法Info
- Publication number
- JPH01305575A JPH01305575A JP13696488A JP13696488A JPH01305575A JP H01305575 A JPH01305575 A JP H01305575A JP 13696488 A JP13696488 A JP 13696488A JP 13696488 A JP13696488 A JP 13696488A JP H01305575 A JPH01305575 A JP H01305575A
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- field effect
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型電界効果トランジスタの製造方法、特
にＳｏ Ｉ （Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔ
ｏｒ）基板に形成するＭＯＳ型電界効果トランジスタの
製造方法に関するものである。
にＳｏ Ｉ （Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔ
ｏｒ）基板に形成するＭＯＳ型電界効果トランジスタの
製造方法に関するものである。
ＳＯＴ基板に形成されるＭＯＳ型電界効果トランジスタ
は、従来半導体基板に形成されるＭＯＳ型電界効果ｌ・
ランジスタと同じ方法により製造されており、特にソー
ス、ドレインへの不純物ドーピングはイオン注入法によ
り行ない、不純物の活性化とソース、トレイン領域の再
結晶化は高温熱処理により行なっていた。
は、従来半導体基板に形成されるＭＯＳ型電界効果ｌ・
ランジスタと同じ方法により製造されており、特にソー
ス、ドレインへの不純物ドーピングはイオン注入法によ
り行ない、不純物の活性化とソース、トレイン領域の再
結晶化は高温熱処理により行なっていた。
従来、ＳＯＩ膜の膜厚は５００ ｎ ＋ｎ程度であった
が、最近ＳＯＩ膜の膜厚か最大空乏層厚以下（１１００
ｎ以下）のＳＯ■基板上にトランジスタを製造すること
により、トランジスタ性能を改善できることか報告され
た。しかし、Ｓｏｌ膜厚が１０ＯｎＩＮ以下となると、
ソース、トレイン領域への不純物ドーピングのためのイ
オン注入時にソース、ドレイン領域のＳＯＩ結晶が破壊
されるという問題がある。
が、最近ＳＯＩ膜の膜厚か最大空乏層厚以下（１１００
ｎ以下）のＳＯ■基板上にトランジスタを製造すること
により、トランジスタ性能を改善できることか報告され
た。しかし、Ｓｏｌ膜厚が１０ＯｎＩＮ以下となると、
ソース、トレイン領域への不純物ドーピングのためのイ
オン注入時にソース、ドレイン領域のＳＯＩ結晶が破壊
されるという問題がある。
従来の半導体基板や厚いＳｏｌ膜の場合にはソース、ト
レイン領域の下部に結晶性の破壊されない単結晶領域か
残るために、イオン注入に引き続いて実施される高温熱
処理によりソース、ドレイン領域は再結晶化されるが、
１００ｎｌ以下の膜厚のＳＯＩ膜ではイオン注入後に単
結晶であるのはわずかにゲーＩ〜ポリシリコン膜直下の
領域のみとなる。
レイン領域の下部に結晶性の破壊されない単結晶領域か
残るために、イオン注入に引き続いて実施される高温熱
処理によりソース、ドレイン領域は再結晶化されるが、
１００ｎｌ以下の膜厚のＳＯＩ膜ではイオン注入後に単
結晶であるのはわずかにゲーＩ〜ポリシリコン膜直下の
領域のみとなる。
このため、引き続き実施される高温熱処理によっても、
ソース、ドレイン領域全体の再結晶化は不可能であった
。
ソース、ドレイン領域全体の再結晶化は不可能であった
。
本発明の目的は、１（ｌｏｎｍ層以下層膜下￥のＳＯ■
膜にＭＯＳ型電界効果トランジスタを製造する際に、ソ
ース、）＜レイン領域への不純物ビーピンク後にソース
、トレイン領域を再結晶化し、電気特性の劣化がないト
ランジスタの製造方法を提供することにある。
膜にＭＯＳ型電界効果トランジスタを製造する際に、ソ
ース、）＜レイン領域への不純物ビーピンク後にソース
、トレイン領域を再結晶化し、電気特性の劣化がないト
ランジスタの製造方法を提供することにある。
Ｊ、−記目的を達成するため、本発明のＭＯＳ型電界効
果トランジスタの製造方法においては、絶縁基板上の単
結晶半導体膜に形成するＭＯＳ型電界効果トランジスタ
のソース及びドレイン領域の内、ゲート膜周辺部とコン
タクｌ−ポール部とにのみイオン注入法により不純物を
ドーピングするものである。
果トランジスタの製造方法においては、絶縁基板上の単
結晶半導体膜に形成するＭＯＳ型電界効果トランジスタ
のソース及びドレイン領域の内、ゲート膜周辺部とコン
タクｌ−ポール部とにのみイオン注入法により不純物を
ドーピングするものである。
本発明においては、ソース、ドレイン領域へのイオン注
入時に、ソース、トレイン領域の一部をマスキングして
イオン注入を実施する。これによりＳｏｌ膜の結晶の破
壊領域はソース、トレイン領域の一部分となり、引き続
き実施される高温熱処理により、ソース、ドレイン領域
の大部分か再結晶化される。
入時に、ソース、トレイン領域の一部をマスキングして
イオン注入を実施する。これによりＳｏｌ膜の結晶の破
壊領域はソース、トレイン領域の一部分となり、引き続
き実施される高温熱処理により、ソース、ドレイン領域
の大部分か再結晶化される。
以下、本発明の実施例を１２１面を参照して説明する。
第１図（ａ）〜（Ｃ）は本発明の一実施例を工程を追っ
て順に示した模式図である。
て順に示した模式図である。
第１図（ａ）は表面に厚さ１μｍの熱酸化膜２を形成し
たシリコン基板１上に、さらに５００人厚０単結晶ＳＯ
■膜を形成した後、選択酸化法により、素子活性領域と
なるＳＯＴ単結晶膜４のみを残し、他の領域を酸化して
素子分離用熱酸化膜３を形成し、さらにＳＯＩ単結晶膜
４の表面を熱酸化してグー１へ酸化膜５を形成し、その
］−にゲゲートポリシリコン膜を５０００人堆積した後
、通常のボトレジスト工程とドライエッチンク工程によ
りパターニングした状態を示す。
たシリコン基板１上に、さらに５００人厚０単結晶ＳＯ
■膜を形成した後、選択酸化法により、素子活性領域と
なるＳＯＴ単結晶膜４のみを残し、他の領域を酸化して
素子分離用熱酸化膜３を形成し、さらにＳＯＩ単結晶膜
４の表面を熱酸化してグー１へ酸化膜５を形成し、その
］−にゲゲートポリシリコン膜を５０００人堆積した後
、通常のボトレジスト工程とドライエッチンク工程によ
りパターニングした状態を示す。
次いで、第１図（ｂ）に示すように、素子活性領域内で
前記クー１〜ポリシリコン１摸周辺とコンタク１〜ポー
ル部とを除いた領域をレシスｌ〜７でおおい、これをイ
オン注入時のマスクとする。この状態でソース、ドレイ
ン領域を形成するためのイオン注入（ドーズ種：Ａｓ、
加速電圧： ７０ｋｅＶ 、ドース量：５Ｘ１０”’■
−２）を実施する。これによって素子活性領域内ではゲ
ートポリシリコン膜６の直下とレジメ１〜マスク７の直
下領域以外の領域は全てイオン注入によりアモルファス
化したＳＯＩ膜８となる。
前記クー１〜ポリシリコン１摸周辺とコンタク１〜ポー
ル部とを除いた領域をレシスｌ〜７でおおい、これをイ
オン注入時のマスクとする。この状態でソース、ドレイ
ン領域を形成するためのイオン注入（ドーズ種：Ａｓ、
加速電圧： ７０ｋｅＶ 、ドース量：５Ｘ１０”’■
−２）を実施する。これによって素子活性領域内ではゲ
ートポリシリコン膜６の直下とレジメ１〜マスク７の直
下領域以外の領域は全てイオン注入によりアモルファス
化したＳＯＩ膜８となる。
次いで第１図（Ｃ）に示すように、９５０°Ｃ１３０分
の熱処理後、ＣＶＤ法によりＳ ｉ Ｏ２膜９を１μｍ
の厚さに基板表面に堆積し、通常のホトレジス１〜工程
とドライエッヂンク工程によりコンタクｌ−ポール１０
を形成する。さらに、スパッタ法により、アルミニウム
・シリコンＭ、１１を１μｍの厚さに基板表面に堆積し
た後、通常のポ１〜レジスト工程とドライエッチングエ
稈によりパターニングして配線を形成し、ＭＯＳ型電界
効果トランジスタ＝ ４ −− を完成する。
の熱処理後、ＣＶＤ法によりＳ ｉ Ｏ２膜９を１μｍ
の厚さに基板表面に堆積し、通常のホトレジス１〜工程
とドライエッヂンク工程によりコンタクｌ−ポール１０
を形成する。さらに、スパッタ法により、アルミニウム
・シリコンＭ、１１を１μｍの厚さに基板表面に堆積し
た後、通常のポ１〜レジスト工程とドライエッチングエ
稈によりパターニングして配線を形成し、ＭＯＳ型電界
効果トランジスタ＝ ４ −− を完成する。
以上のように本発明によれば、極めて薄いＳＯ■膜に形
成するＭＯＳ型電界効果効果ランジスタの製造に適用し
て、ソース、ドレイン領域の大部分を再結晶化でき、ひ
いては電気特性の大幅な向上を達成できる効果を有する
。
成するＭＯＳ型電界効果効果ランジスタの製造に適用し
て、ソース、ドレイン領域の大部分を再結晶化でき、ひ
いては電気特性の大幅な向上を達成できる効果を有する
。
第１図（ａ）〜（Ｃ）は本発明の一実施例を製造工程順
に示す模式的断面図である。 １・・・シリコン基板 ２・・・熱酸化膜３・・
・素子分離用熱酸化膜 ４・・・ＳＯＩ単結晶膜 ５・・・ゲート酸化膜 ６・・・グー１〜ポリシリコン膜 ７・・・レジス１〜 ８・・・イオン注入によりアモルファス化した３０１１
摸 ９・・・ＣＶ Ｄ Ｓ ｉ Ｏ２膜 １０・・・コン
タクトホール１１・・・アルミニウム・シリコン膜
に示す模式的断面図である。 １・・・シリコン基板 ２・・・熱酸化膜３・・
・素子分離用熱酸化膜 ４・・・ＳＯＩ単結晶膜 ５・・・ゲート酸化膜 ６・・・グー１〜ポリシリコン膜 ７・・・レジス１〜 ８・・・イオン注入によりアモルファス化した３０１１
摸 ９・・・ＣＶ Ｄ Ｓ ｉ Ｏ２膜 １０・・・コン
タクトホール１１・・・アルミニウム・シリコン膜
Claims (1)
- （１）絶縁基板上の単結晶半導体膜に形成するＭＯＳ型
電界効果トランジスタのソース及びドレイン領域の内、
ゲート膜周辺部とコンタクトホール部とにのみイオン注
入法により不純物をドーピングすることを特徴とするＭ
ＯＳ型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13696488A JPH01305575A (ja) | 1988-06-02 | 1988-06-02 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13696488A JPH01305575A (ja) | 1988-06-02 | 1988-06-02 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01305575A true JPH01305575A (ja) | 1989-12-08 |
Family
ID=15187605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13696488A Pending JPH01305575A (ja) | 1988-06-02 | 1988-06-02 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01305575A (ja) |
-
1988
- 1988-06-02 JP JP13696488A patent/JPH01305575A/ja active Pending
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