JPH01307998A - Ｄｒａｍコントローラ - Google Patents
ＤｒａｍコントローラInfo
- Publication number
- JPH01307998A JPH01307998A JP63140122A JP14012288A JPH01307998A JP H01307998 A JPH01307998 A JP H01307998A JP 63140122 A JP63140122 A JP 63140122A JP 14012288 A JP14012288 A JP 14012288A JP H01307998 A JPH01307998 A JP H01307998A
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- JP
- Japan
- Prior art keywords
- refresh
- dram
- timing
- write
- read
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤＲＡＭコントローラに関し、特にリフレッシ
ュのタイミングを設定する方式に関する。
ュのタイミングを設定する方式に関する。
従来のＤＲＡＭコントローラでは、リフレッシュの方法
としてＲＡＳオンリー・リフレッシュの方法をとってい
たので、リフレッシュのアドレスをカウントするアドレ
ス・カウンターを有していた。
としてＲＡＳオンリー・リフレッシュの方法をとってい
たので、リフレッシュのアドレスをカウントするアドレ
ス・カウンターを有していた。
上述した従来のＤＲＡＭコントローラではリード・ライ
トのアドレスとは別にリフレッシュのアドレスを管理し
なければいけないので、同じＤＲＡＭをリード・ライト
するメモリ・マスターが２つあった場合、どちらか一方
だけがＤＲＡＭをリード・ライトできるように切り替え
て行う際に、リフレッシュもお互いが切り替えて行わな
ければならないため、切り替える前後では、リフレッシ
ュのアドレスの値が合わないために、ＤＲＡＭのデータ
がこわれる危険がある。
トのアドレスとは別にリフレッシュのアドレスを管理し
なければいけないので、同じＤＲＡＭをリード・ライト
するメモリ・マスターが２つあった場合、どちらか一方
だけがＤＲＡＭをリード・ライトできるように切り替え
て行う際に、リフレッシュもお互いが切り替えて行わな
ければならないため、切り替える前後では、リフレッシ
ュのアドレスの値が合わないために、ＤＲＡＭのデータ
がこわれる危険がある。
本発明の目的は前記課題を解決したＤＲＡＭコントロー
ラを提供することにある。
ラを提供することにある。
前記目的を達成するため１本発明はダイナミックＲＡＭ
を制御するＤＲＡＭコントローラにおいて、制御信号の
タイミングを設定するフリップフロップと、リフレッシ
ュ時にリード・ライトの可、６百のタイミングをそのま
ま罷ビフォア預リフレッシュのＣＡＳ、 ＲＡＳに変換
するセレクタとを有するものである。
を制御するＤＲＡＭコントローラにおいて、制御信号の
タイミングを設定するフリップフロップと、リフレッシ
ュ時にリード・ライトの可、６百のタイミングをそのま
ま罷ビフォア預リフレッシュのＣＡＳ、 ＲＡＳに変換
するセレクタとを有するものである。
次に本発明について図面を参照して説明する６第１図は
本発明のＤＲＡＭコントローラの回路構成図である。
本発明のＤＲＡＭコントローラの回路構成図である。
１〜７はＤＲＡＭの制御信号のタイミングを設定するフ
リップフロップ、８はリード・ライト時とリフレッシュ
時でタイミングの切り替えを行うセレクタである。
リップフロップ、８はリード・ライト時とリフレッシュ
時でタイミングの切り替えを行うセレクタである。
第２図（ａ）、 （ｂ）は本発明のＤＲＡＭコントロー
ラにおけるタイミングチャートである。第２図（ａ）は
リード・ライト時のタイミングチャート、第２図（ｂ）
はリフレッシュ時のタイミングチャートである。
ラにおけるタイミングチャートである。第２図（ａ）は
リード・ライト時のタイミングチャート、第２図（ｂ）
はリフレッシュ時のタイミングチャートである。
第３図は１つのＤＲＡＭメモリを２つのＣＰＵが切り替
えて使う場合のシステム構成図である。
えて使う場合のシステム構成図である。
９．１０はＣＰＵ、 １１．１２は本発明のＤＲＡＭコ
ントローラ。
ントローラ。
１３はＤＲＡＭメモリ１４のメモリ・マスターをＣＰＵ
９、ＣＰＵｌ０のどちらかに選択するセレクタである
。
９、ＣＰＵｌ０のどちらかに選択するセレクタである
。
まず、第１図における動作概要を説明する。
ＤＲＡＭのリード・ライトの要求信号又はリフレッシュ
の要求信号がアクティブになると、−のフリップフロッ
プ１がセットされ、他のフリップフロップ２〜７でシフ
トすることにより、ＤＲＡＭの制御信号のタイミングを
作ることができる。
の要求信号がアクティブになると、−のフリップフロッ
プ１がセットされ、他のフリップフロップ２〜７でシフ
トすることにより、ＤＲＡＭの制御信号のタイミングを
作ることができる。
リード・ライト時はセレクタ８のＡ側の入力が選択され
てＤＲＡＭへ出力され（第２図（ａ）のタイミング参照
）、リフレッシュ時はセレクタ８のＢ側の入力が選択さ
れて、 ＤＲＡＭへ出力される（第２図（ｂ）のタイミ
ング参照）。第２図（ａ）のタイミングと。
てＤＲＡＭへ出力され（第２図（ａ）のタイミング参照
）、リフレッシュ時はセレクタ８のＢ側の入力が選択さ
れて、 ＤＲＡＭへ出力される（第２図（ｂ）のタイミ
ング参照）。第２図（ａ）のタイミングと。
第２図（ｂ）のタイミングを比べてみてわかるようにリ
フレッシュ時では、リード・ライト時のＲＡＳのタイミ
ングをＣＡＳに、リード・ライト時のＣＡＳ をＲＡＳ
に入れ替えることにより、簡単にＣＡＳＡＳビフオアＳ
リフレッシュを行うことができる。
フレッシュ時では、リード・ライト時のＲＡＳのタイミ
ングをＣＡＳに、リード・ライト時のＣＡＳ をＲＡＳ
に入れ替えることにより、簡単にＣＡＳＡＳビフオアＳ
リフレッシュを行うことができる。
次に、第３図において、実際の回路に本発明のＤＲＡＭ
コントローラを用いた場合の説明をする。
コントローラを用いた場合の説明をする。
ここでは１つのＤＲＡＭメモリ１４を２つのＣＰｔＪ９
．１０が切り替えを行うことによってリード・ライト及
びリフレッシュをすることとする。
．１０が切り替えを行うことによってリード・ライト及
びリフレッシュをすることとする。
まず、ＣＰＵ ９がＤＲＡＭコン１−ローラ１１により
リフレッシュを行いながら、ＤＲＡＭメモリ１４の全部
にデータをライトし、その後ＣＰＵ １０の方に切り替
えて。
リフレッシュを行いながら、ＤＲＡＭメモリ１４の全部
にデータをライトし、その後ＣＰＵ １０の方に切り替
えて。
ＤＲＡＭコントローラ１２にリフレッシュだけやらせた
としても、 ＣＡＳビフォア蘇リフリフレッシュ式でリ
フレッシュを行っているため、ＣＰｔ１９からｃｐｕｔ
。
としても、 ＣＡＳビフォア蘇リフリフレッシュ式でリ
フレッシュを行っているため、ＣＰｔ１９からｃｐｕｔ
。
の方にリフレッシュを切り替えても、データは保証され
る。
る。
以上説明したように本発明はＤＲＡＭをリード・ライト
するときのＲＡＳと画をリフレッシュ時に入れ替えるこ
とにより、簡単にＣＡＳＡＳビフオアＳリフレッシュを
行うことができる効果を有する。
するときのＲＡＳと画をリフレッシュ時に入れ替えるこ
とにより、簡単にＣＡＳＡＳビフオアＳリフレッシュを
行うことができる効果を有する。
第１図は本発明のＤＲＡＭコントローラの回路構成図、
第２図（ａ）はＤＲＡＭリード・ライト時のタイミング
チャート、第２図（ｂ）はＤＲＡＭリフレッシュ時のタ
イミングチャート、第３図は１つのＤＲＡＭメモリを２
つのＣＰＵが切り替えて使う場合のシステム構成図であ
る。 ９．１０・・・ＣＰＵ １１．１２・・・本発明のＤＲＡＭコントローラ特許出
願人 新潟日本電気株式会社
第２図（ａ）はＤＲＡＭリード・ライト時のタイミング
チャート、第２図（ｂ）はＤＲＡＭリフレッシュ時のタ
イミングチャート、第３図は１つのＤＲＡＭメモリを２
つのＣＰＵが切り替えて使う場合のシステム構成図であ
る。 ９．１０・・・ＣＰＵ １１．１２・・・本発明のＤＲＡＭコントローラ特許出
願人 新潟日本電気株式会社
Claims (1)
- （１）ダイナミックＲＡＭを制御するＤＲＡＭコントロ
ーラにおいて、制御信号のタイミングを設定するフリッ
プフロップと、リフレッシュ時にリード・ライトの＠Ｒ
ＡＳ＠、＠ＣＡＳ＠のタイミングをそのまま＠ＣＡＳ＠
ビフォア＠ＲＡＳ＠リフレッシュの＠ＣＡＳ＠、＠ＲＡ
Ｓ＠に変換するセレクタとを有することを特徴とするＤ
ＲＡＭコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140122A JPH01307998A (ja) | 1988-06-07 | 1988-06-07 | Ｄｒａｍコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140122A JPH01307998A (ja) | 1988-06-07 | 1988-06-07 | Ｄｒａｍコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01307998A true JPH01307998A (ja) | 1989-12-12 |
Family
ID=15261412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63140122A Pending JPH01307998A (ja) | 1988-06-07 | 1988-06-07 | Ｄｒａｍコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01307998A (ja) |
-
1988
- 1988-06-07 JP JP63140122A patent/JPH01307998A/ja active Pending
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