JPH01310444A - 並列演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、並列演算処理装置に関する。

【従来の技術】

従来の並列演算処理装置においては、複数の演Ω器の並
列演算動作の実行中に、複数の演算器間で互に分岐条件
が巽なって生ずる場合、これにこれに応動することがで
きなかった。 よって、本発明は、複数の演算器の並列演算動作の実行
中に、複数の演算器間で互に分岐条件が異なって生ずる
場合でも、これに応動することができる新規な並列演算
処理装置を１！！案ぜんとするものである。

【実施例１］ 次に、第１図〜第７図を伴って、本発明による並列演算
処理装置の実施例を述べよう。 第１図〜第７図に示す本発明による並列演算処理装置に
おいて、従来の並列演算処理装置の場合と同様に、プロ
グラムカウンタ１と、あのプログラムカウンタ１から出
力されるアドレス出力にもとずき、それが得られる毎に
、順次予定のアドレス及び命令を出力するプログラムメ
モリ２と、そのプログラムメモリ２から出力される命令
にもとずく演算動作をそれぞれ実行する複数ｎ個（以下
、簡単のため、ｎ＝４として述べる）の演算器Ｐ　〜Ｐ
４とを有する。 しかして１．演算器Ｐ　〜Ｐ４において、次に述べる処
理が行われるように次のとおり構成される。 以下、簡単のため、プログラムメモリ２から第８図に示
すように［Ａ］、ＣＢ］・・・・・・・・・［Ｋ］の一
連の処理のための、アドレス＜Ａ＞、くＢ〉・・・・・
・・・・＜Ｋ＞と、命令Ａ、Ｂ・・・・・・・・・Ｋと
が出力されるとともに、条件分岐用アドレス＜３ｒ−Ｑ
＞、＜　Ｂ　ｒ　−１＞　＝・・−・−・・・＜　Ｂ　
ｒ　−４＞　（！：、条件分岐命令Ｂｒ−１＞・・・・
・・・・・Ｂｒ−４とが出力されるものとする。 また、演算器Ｐ１が、第９図に示すように、［Ａ］、［
Ｂ］、［Ｃ］及び［Ｄ］の処理を順次行い、演算器Ｐ２
が［△］、［Ｂ］、［Ｆ］及び［ＨＦの処理を順次行い
、演算器Ｐ３及びＦ４が、ともに［Ａ］、［Ｉ］及び［
Ｋ］の処理を順次行うものとする。 ■　まず、プルグラムカウンターからアドレス＜Ａ＞が
出力される。 このとき、停止フラグメモリＨＭ、Ｉ−ＩＭ２、ＨＭ３
及びＨＭ　４に記憶されている停止フラグＨＦ　　’、
ＨＦ　　、ＨＦ３及びｌ−Ｉ　Ｆ　４が、ともに２値表
示で「０」である。また、終了フラグメモリＥＭ　　、
ＥＭ　　、ＥＭ３及びＥＭ　に記憶されている終了フラ
グＥＦ、ＥＦ２、ＥＦ３及びＥＦ４も、ともに２値表示
で「０」である。 このため、クロックパルス発生回路３からのクロックパ
ルスＣＬが、ゲート回路Ｈ０１，１１Ｇ、ＨＯ３及び１
−ＩＯ２を通って、演算器Ｐ　　、Ｐ　　、Ｐ　　及び
Ｆ４に供給されているので、演算器Ｐ　　−Ｆ４の全て
が［ＡＩ］の処理を順次行う。このとき、プログラムカ
ウンターは、「１」　「１」ずつインクリメントされて
いる。 ■　以上のように動作し、プログラムカウンタ１の出力
内容が、条件分岐コマンドＢｒ−０を出力すれば、演算
器Ｐ　　−Ｆ４の全てが、自身が分岐条件を満足するか
否かを判断し、もし、分岐条件を満足すれば、停止フラ
グＦ、を「１」で出力し、満足しなければ停止フ臂 ラグＦ、を「０」で出ツノする。 このため、演算器Ｐ１及びＦ２が停止フラグＦ１及びＦ
２をｒＯＪで出力し、演算器Ｐ３及びＰ　が停止フラグ
「３及びＦ４を「１」で出力する。これら停止フラグＦ
、Ｆ２、Ｆ　及びＦ４はそれぞれ停止フラグメモリＨＭ
　　、ＨＭ　　、ＨＭ　　及び８Ｍ４にオア回路０Ｒ１
、ＯＲ２、ＯＲ及びＯＲ４を通じて供給される。 一方、停止フラグメモリＨＭ、ＨＭ２、１−（Ｍ３及び
トＩＭ４の出力がグー１−回路ＨＧ１、トＩＧ２、ｌ−
１Ｇ３及びＨＯ２に供給される。 このため、演算器Ｐ１及びＦ２は演算動作を継続して行
う状態になるが、演Ω器Ｐ３及びＦ４が演算動作を停止
す゛る状態になる。 −力、条件分岐命令Ｂｒ−０が明記している分岐先アド
レス＜１＞が、分岐先アドレス記憶用レジスタＲ及びＲ
４にラッチされる。 ■　次に、プログラムカウンターの内容が「１」たけイ
ンクリメントするため、アドレス〈Ｂ〉を出力しよって
、演算器Ｐ１及びＦ２においてのみ、［Ｂ］の処理が順
次実行される。 ■　このように演算器Ｐ　及びＦ２が［Ｂ］の処理を順
次実行し終ってから、プログラムカウンタ１から条件分
岐命令＜３ｒ−ｉ＞が出力されれば、演算器Ｐ　及びＦ
２が、自身が条件分岐命令［Ｂｒ−１］を満足するか否
かを判断する。この場合、演算器Ｐ１は分岐条件を満足
しない−ので、停止フラグＦ１を「１」で出力しないが
、演算器Ｐ２は、分岐条件を満足するので、停止フラグ
Ｆ２を「１」で出力する。 このため、演算器Ｐ２にクロックパルスＣＬが供給され
なくなり、演ｎ器Ｐ２が停止状態になる。 また、このどき、上述した場合と同様に、分岐先アドレ
ス記憶用レジスタＲ２に、分岐先アドレス＜ｌ”＞がラ
ッチされる。また、これと同時に、プログラムカウンタ
１の内容が「１」だけインクリメントされる。 このため、演算器Ｐ１のみが、［Ｃ］の処理を順次実行
する。 ■　次に、プログラムカウンタ１から、条件分岐命令＜
３ｒ−２＞が出力されれば、演算器Ｐ１が、自身が条件
分岐命令Ｂｒ−２に明記される分岐条件を満足するか否
かを判断する。 この場合、演算器Ｐ１は分岐条件を満足しないので、停
止フラグＦ１を「１」で出力せず、従って、演算器Ｐ１
は停止状態にならない。 また、プログラムカウンタ１の内容が、「１」だけイン
クリメントされ、演算器Ｐ１が［Ｄ］の処理を実行する
。 以上のように動作してから、プログラムメモリ２から、
命令りに明記している命令が出力されるので、それが終
了検出３Ｄ１で検出され、それが、終了フラグメモリＥ
Ｍ１に記憶される。 このため、停止フラグメモリＨＭ１が、ゲート回路ＥＧ
、を通じて、リセットされる。 このとき、排他的論理和回路ＥＸ２の出力にもとずぎ、
ゲート回路ＲＧ２及びＲＧ’を通じて演算器Ｐ２に対応
する分岐先アドレスレジスタＲ２が選択され、それから
の分岐先アドレス＜Ｆ＞がプルグラムカウンターに、書
込まれ、またこれと同時に、一致回路ＣＩ２によって、
ゲート回路ＲＧ’からの分岐先アドレスくＦ〉と、分岐
先アドレス記憶用レジスタＲ２からの分岐先アドレスく
Ｆ〉との一致をとり、その出力によって、停止フラグメ
モリＨＭ２をリセットする。 この場合、排他的論理和回路ＥＸ１〜ＥＸ４、ゲート回
路ＲＧ　　〜ＲＧ４及びＲＧ’は、優先回路を構成して
いる。また、一致回路ＣＩ　　−Ｃ１４は、分岐先アド
レスのビット数に応じた数の排他的論理和回路ＲＥＸと
、アンド回路ＡＵとで構成されている。 停止フラグメモリＨＭ２がリセットされるため、演算器
Ｐ２において、［Ｆ］の処理を開始する。 ■　続いて、プログラムカウンターから条件分岐命令＜
３ｒ−３＞が出力されるので、演算器Ｐ２が、分岐条件
を満足するか否かを判断する。この場合、演算器Ｐ２は
分岐条件を満足するので、停止フラグメモリＨＭ２がセ
ットされ、分岐先アドレス記憶用レジスタＲ２に、分岐
命令＜３ｒ−３＞に明記された分岐先アドレスくＨ〉が
ラッチされる。 ■　次に、上述した優先回路によって、演算器Ｐ　に対
応する分岐先アドレスレジスタＲ２が選択され、分岐先
アドレス〈Ｈ〉が、プログラムカウンターに書込まれる
。 このとき、停止フラグメモリＨＭ２が停止フラグを「１
」で記憶した状態になり、演算器Ｐ２のみが動作状態に
なる。 ■　続いて、Ｐ１４算器Ｐ２が［１→］の処理を順次実
行し、それが終了すれば、終了フラグメモリＥＭ、２が
終了フラグを「１」で記憶しｌζ状態になる。 このため、プログラムカウンターに、分岐先アドレス＜
Ｉ＞が書込まれ、一方、上述した一致回路ＣＩ３及びＣ
Ｉ４からの出力によって、停止フラグメモリＨＭ　　及
びＨＭ４がリセットされ、演算器Ｐ３及びＰ４において
、［１１の処理が順次実行される。 ■　このようにして、演算器Ｐ　及びＰ４において［１
］の処理が順次実行され、プログラムカウンタ１から条
件分岐命令＜３ｒ−４＞が出力され、演９５器Ｐ　及び
Ｐ４が、自身が分岐条件を満足するか否かを判断する。 この場合、演算器Ｐ　及びＰ４が分岐条件を満足するの
で、停止フラグメモリＰ３及びＰ４における停止フラグ
がとしに「１」になり、分岐先アドレス記憶用レジスタ
Ｐ３及びＰ４に、分岐先アドレス＜Ｋ＞がラッチされる
。 また、上述した優先回路によって、分岐先アドレス記憶
用レジスタＲ３が選択され、分岐先アドレス＜Ｋ＞が、
プログラムカウンタ１に書込まれ、一方、上述した一致
回路ＣＩ３及びＣ１４からの出力により、停止フラグメ
モ’Ｊ　ＨＭ　３及び１１Ｍ４がリセットされ、このた
め、演鼻器Ｐ３及びＰ４において、［Ｋ］の処理が順次
実行される。 ［株］　次に、エンド命令が検出されれば、終了フラグ
メモリＥＭ３及び１Ｍ４がセットされ、ともに終了フラ
グを「１」で記憶した状態になり、また、停止フラグメ
モリＨＭ１〜ｌ−ＩＭ４がリセットされ、終了フラグメ
モリＥＭ１〜ＥＭ４、及び分岐先アドレス記憶用レジス
タＲ１〜Ｒ４がリセットされ、ジャンプ先アドレスがプ
ログラムカウンタ１に書込まれ、原状部に戻る。 上述したどころから明らかなように、本発明による並列
演算処理装置によれば、複数の演算器Ｐ１〜Ｐ４による
並列演算動作の実行中に、複数の演算器Ｐ　〜Ｐ４間で
、互に異なる条件分岐が生じても、それを容易に実行さ
せることができる。 【実施例２】 第３図は、本発明の並列演算器の条件分岐制御方式を用
いたシーケンサの第２の実施例を示す回路構成図である
。 本実施例では、分岐条件を満足して、その時点で停止状
態となった演算器を示すフラグ群と分岐先アドレスを組
みにして分岐先記憶部に占き込む。 そして、先に実行していたルーチンの終了を検出すると
、前記分岐先記憶部よりフラグ群と分岐先アドレスを読
み出し、そのフラグ群と分岐先アドレスを書き込んだ時
点で停止状態になった演算器１３を作動状態とし、分岐
先アドレスより処理を開始する。 なお、実施例１と異なり、分岐先記憶部はＰＥと１対１
に対応する必要はな（、本実施例ではＦ　Ｉ　Ｆ　Ｏ（
Ｆａｓｔ　Ｉｎ　Ｌａ５ｔ　Ｏｕｔ　：　＃ｌｉから書
き込んだデータを先に読み出す）構造を持ったスタック
１８としている。 以下、実施例１と同様に、第２図Ａのプロセサで第２図
Ｂに示す条件分岐処理を行う場合について説明する。 第４図に１１．ＡＬＴ−ＦＬＡＧ　、停止フラグ、スタ
ック１８、及びプログラムカウンタ１９の状態を示す。 ここで、１１八ＬＴ−ＦＬＡＧは、ＨＡＬＴ　ＦＬＡＧ
　ＲＥＧＩＳＴＥＲに書き込まれており、演瞠器停止回
路１２を通して演算器１３を停止状態にするフラグであ
り、停止フラグは、停止フラグ記憶部１５に書き込まれ
ており、分岐条件を満足して停止状態となった演算器を
示すフラグである。 また、実施例１と同様に、ＩＩＡＬＴ−ＦＬＡＧと停止
フラグは、演算器１３中のＰＥ０１ＰＥ１、ＰＥ２、Ｐ
Ｅ３に対応するフラグ４つを組にして、それぞれＩＩＡ
ＬＴ−ＣＯＤＥ　、停止コードと呼ぶ。 まず、 ■　プログラムカウンタ１９にルーチンＡの先頭アドレ
ス〈Ａ〉が書き込まれる。このとき、ＩＩ　Ａ　Ｌ　Ｔ
　−ＣＯＤ　Ｅは“ｏｏｏｏ”　、スタックポインタ１
７は、アドレス０を指し、スタックの内容は停止コード
“００００”　、分岐先アドレスはドントケアとなって
いる。 従って、Ｐ’Ｅ　Ｏ〜ＰＥａとも全てルーチンＡを実行
する。 このとき、プログラムカウンタ１９は、くＡ〉から７づ
つインクリメントされる。 ■　プログラムカウンタ１９が＜３ｒＱ＞になると、Ｐ
ＥＯ〜３の各演算器で条件分岐命令に記された条件をテ
ストし、ステータスを出力する。 ステータスがＯのとき未分岐、１のとき分岐するとする
と、停止状態ではないＰＥのステータスにより、分岐命
令検出部２°１では、次の３つの処理のいずれかを実行
する。 １　全ＰＥのステータスがＯ プログラムカウンタ１９をインクリメ ントする。 ２　全ＰＥのステータスが１ プログラムカウンタ１９の内容を条件 分岐命令に明記された分岐先アドレスとして、分岐先に
ジャンプする。 ３　ステータスにＯと１が存在 ■　スタックポインタ１７を１インクリメンｉ〜し、停
止状態ではなく、かたうステータスが１のＰＥのみ、停
止フラグを１、残りはＯとしてスタック１８中の停止フ
ラグ記憶部１５に書き込む。 同時に分岐先アドレスを分岐先アドレス記憶部１６に書
き込む。 また、ステータスが１のＰＥを新たに停止状態であった
ＰＥを示ずＨＡＬＴ−ＦＬＡＧのＯＲを取り、１１八Ｌ
Ｔ　ＦＬＡＧ　ＩＩＥＧＩＳＴＩＥＲ１１に書き込む。 ■　その後、プログラムカウンタ１９を１インクリメン
トして、ステータスＯを出力したＰＥのみ処理を実行す
る。 クリメン１〜して、ステータスＯを出力したＰＥのみ処
理を実行する。 すなわち、第２図Ｂの例では、ＰＥＯとＰＥ１はステー
タスＯ，ＰＥ２と、ＰＥ３はステータス１を出力するの
で、分岐命令検出部２１は］１＾Ｌｊ−ＣＯＤＥを’０
０１１”とすると同時に、スタックポインタ１７のアド
レスを１とし、停止コード’００１１”と条件分岐命令
ＢｒＯに明記された分岐先アドレス＜１＞をそれぞれ停
止フラグ記憶部１５と分岐先アドレス記憶部１６に出き
込む。 ■　次に、プログラムカウンタ１９を１インクリメント
し、ルーチンＢの処理が開始される。 このとき、ＰＥＯとＰＥＩは作動状態である。ルーチン
Ｂが終了し、プログラムカウンタ１９が＜Ｂｒ１＞にな
ると、ＰＥＯとＰＥ１で条件分岐命令に記された条件を
テストし、その結果、ＰＥＯはステータス０、ＰＥ１は
ステータス１を出力するので、分岐命令検出部２１は前
回同様に１１八ＬＴ−ＣＯＤＥを“０１１１”とすると
同時に、スタックポインタ１７のアドレスを２とし、停
止コード゛’０１００”と条件分岐命令Ｂｒ１に明記さ
れた分岐先アドレスくＦ〉をそれぞれ停止フラグ記憶部
１５と分岐先アドレス記憶部１６に書き込む。 ■　次に、プログラムカウンタ１９を１インクリメント
し、ルーチンＣの処理の実行が開始される。 このとき、ＰＥＯのみが動作状態である。 ■　プログラムカウンタ１９が＜３ｒ２＞になるど、Ｐ
ＥＯで条件分岐命令に記された条件をテス＋＝１、、イ
の結果、ステータス０が出力されるので、分岐命令検出
部２１はプログラムカウンタ１９を１インクリメントし
、ル−チンＤの処理が開始される。 ■　ルーチンＤｏ最後には条件分岐ルーチンの終了を示
す命令が明記されているので、エンド命令検出部１４で
はその命令を検出し、スタックの状態に応じて次の２つ
の処理のいずれかを実行する。 １　スタックされたデータ無 全ＰＥが条件分岐処理を終了したこと を意味し、ＨＡＬＴ　ＦＬＡＧ　Ｉ？ＥＧＩＳＴＥＲ１
１をリピッ１〜し、エンド命令中に明記されたアドレス
にジャンプして新たに処理の実行を開始する。 ２　スタックされたデータ有 スタック１８から停止フラグを読み出 しそれを反転して新たにＨＡＬＴ−ＦＬＡＧとし、＋１
ＡＬＴ　ＦＬＡＧ　ＲＥＧＩＳＴＥＲ１１に出き込む。 同時にスタック１８から分岐先アドレスを読み出してプ
ログラムカウンタ１９に占ぎ込み、分岐先アドレスから
処理を開始する。スタックポインタ１７はコデクリメン
トする。 すなわち、今の場合、スタックポインタ１７のアドレス
が２であるので、停止コード″０１００”を反転した’
１ｏｉｔ”が新たな１１八ＬＴ−ＦＬＡＧとなってＨＡ
Ｌ丁ＦＬＡＧ　ＩＩＥＧＩＳＴＥＩｔに古き込まれると
同時に、分岐先アドレス＜Ｆ＞がプログラムカウンタ１
９に書き込まれ、ル−チンＦの処理が開始される。 このときＰＥ１のみ０作動状態である。 プログラムカウンタ１９が＜Ｂｒ３＞になると、ＰＥ１
で条件分岐命令に記された条件をテストし、その結果、
ステータス１が出力されるので、分岐命令検出部２１は
プログラムカウンタ１９の内容を条件分岐命令に明記さ
れた分岐先アドレスくト１〉とし、ルーチント１の処理
が開始される。 ルーチン１」の２４１には条件分岐ルーチンの終了を示
す命令が明記されているので、エンド命令検出部１４で
はその命令を検出し、スタックポインタ１７を調べると
そのアドレスが１であるので、前回同様に、停止コード
”　００１１”　ヲ反転した”１１００”が新たな１１
八ＬＴ−ＦＬＡＧとなり、分岐先アドレス＜（＞がプロ
グラムカウンタ１９に占ぎ込まれ、ル−チンＩの処理が
開始される。 このときＰＥ２とＰＥ３が作動状態である。 プログラムカウンタ１９が＜３ｒ４＞になると、ＰＥ２
とＰＥ３で条件分岐命令に記された条件をテストし、そ
の結果、ＰＥ２、ＰＥＳともステータス１が出力される
ので、分岐命令検出部２１はプログラムカウンタ１９の
内容を条件分岐命令に明記された分岐先アドレス＜Ｋ＞
とし、ルーチンＫが実行される。 ルーチンにの最後には条件分岐ルーチンの終了を示す命
令が明記されているので、エンド命令検出部１４ではそ
の命令を検出し、スタックポインタ１７のアドレスを調
べる。 ■　その結果、今回は、スタックにデータが存在しない
ので、ＩＩＡＬＴ　ＦＬＡＧ　ＩｔＥＧＩＳＴ「Ｒ１１
をリセットし、エンド命令中に明記されたアドレスにジ
ャンプして新たに処理の実行を開始する。

【図面の簡単な説明】

第１図から第９図は、本発明による並列演算処理装置の
第１の実施例の説明に供する図である。 第１０図〜第１１図は、本発明による並列演算処理装置
の第２の実施例の説明に供する図である。 出願人　　日本電信電話株式会社

Claims (1)

1. 【特許請求の範囲】 コマンドアドレス発生用カウンタと、 上記コマンドアドレス発生用カウンタから出力されるコ
   マンドアドレス発生用カウント出力にもとずき、それが
   得られる毎に、順次予定のコマンドを出力するコマンド
   発生回路と、 上記コマンド発生回路から出力されるコマンドにもとず
   き、それが出力される毎に、そのコマにもとずく演算動
   作をそれぞれ実行する複数ｎ個の演算器Ｐ＿１、Ｐ＿２
   ………Ｐ＿ｎとを有する並列演算処理装置において、 演算器Ｐ＿ｉ（ｉ＝１、２………ｎ）が、上記プログラ
   ムカウンタからの出力にもとずき上記プログラムメモリ
   から出力される条件分岐命令に明記された分岐条件を満
   足するか否かを判断し、それに応じて上記演算器Ｐ＿ｉ
   を動作状態または停止状態にさせる手段を有することを
   特徴とする並列演算処理装置。