JPH0535896B2 - - Google Patents
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- Publication number
- JPH0535896B2 JPH0535896B2 JP61241624A JP24162486A JPH0535896B2 JP H0535896 B2 JPH0535896 B2 JP H0535896B2 JP 61241624 A JP61241624 A JP 61241624A JP 24162486 A JP24162486 A JP 24162486A JP H0535896 B2 JPH0535896 B2 JP H0535896B2
- Authority
- JP
- Japan
- Prior art keywords
- event
- state
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- code
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer And Data Communications (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は伝送制御用プロセツサに関し、特に伝
送制御手順を実行する伝送制御用プロセツサに関
する。
送制御手順を実行する伝送制御用プロセツサに関
する。
従来、伝送制御手順は汎用CPU、例えば、
8086、68000等を用いソフトウエアによるプログ
ラムで実現していた。しかしながらソフトウエア
での実現は処理速度において限界があり、高速伝
送の要求にはなかなか応えられない。又、ソフト
ウエア開発にかかる工数も非常に大きいものであ
る。
8086、68000等を用いソフトウエアによるプログ
ラムで実現していた。しかしながらソフトウエア
での実現は処理速度において限界があり、高速伝
送の要求にはなかなか応えられない。又、ソフト
ウエア開発にかかる工数も非常に大きいものであ
る。
それに対して、最近伝送制御手順を実行する専
用LSIなどが出現し、開発期間の短縮、高速伝送
の実現が可能になつてきた。
用LSIなどが出現し、開発期間の短縮、高速伝送
の実現が可能になつてきた。
しかしながら、現時点ではCCITT標準のX.25
のレベル２までの下位レイヤしか実現されておら
ず、上位レイヤの実現が望まれるが、パラメータ
が非常に多いため困難であるといわれている。
又、下位レイヤでも、専用LSIとして実現されて
いるものはCCITTで標準化されているX.25のフ
レームレイヤのみで、その他の伝送手順に対する
専用LSIは未開発である。
のレベル２までの下位レイヤしか実現されておら
ず、上位レイヤの実現が望まれるが、パラメータ
が非常に多いため困難であるといわれている。
又、下位レイヤでも、専用LSIとして実現されて
いるものはCCITTで標準化されているX.25のフ
レームレイヤのみで、その他の伝送手順に対する
専用LSIは未開発である。
伝送制御手順の構造を調べると、イベントと現
時点での状態に対応して、定められた処理を行な
い、同時に新らたな状態に遷移するという構造を
もつている。
時点での状態に対応して、定められた処理を行な
い、同時に新らたな状態に遷移するという構造を
もつている。
汎用プロセツサを用いた場合、if分を用いてど
のイベントが起り、どの状態であるのかを識別す
るのであるが、イベント数および状態数が多いと
識別にかかる時間が非常に長くなるという問題点
がある。又、この部分にバグが存在すると、たま
におかしな結果を出し、どのところにバグがある
かを見つけだすのに多くの工数を要するという問
題点がある。
のイベントが起り、どの状態であるのかを識別す
るのであるが、イベント数および状態数が多いと
識別にかかる時間が非常に長くなるという問題点
がある。又、この部分にバグが存在すると、たま
におかしな結果を出し、どのところにバグがある
かを見つけだすのに多くの工数を要するという問
題点がある。
本発明の目的は、どの状態にどのイベントが起
つたかを瞬時に識別することができる伝送制御用
プロセツサを提供することにある。
つたかを瞬時に識別することができる伝送制御用
プロセツサを提供することにある。
本発明の伝送制御用プロセツサは、第１のイベ
ント情報のみをセツトするイベントレジスタと、
複数の第２のイベント情報とイベントコードを対
にして記憶し、前記第１のイベント情報と一致す
る前記第２のイベント情報に対応する前記イベン
トコードを出力する連想メモリと、現時点での状
態の第１の状態コードのみをセツトするステイト
レジスタと、処理ルーチンへのポインタの次に遷
移すべき状態の第２の状態コードを内容とし前記
連想メモリの出力と前記第１の状態コードをアド
レスとする記憶回路とを有している。
ント情報のみをセツトするイベントレジスタと、
複数の第２のイベント情報とイベントコードを対
にして記憶し、前記第１のイベント情報と一致す
る前記第２のイベント情報に対応する前記イベン
トコードを出力する連想メモリと、現時点での状
態の第１の状態コードのみをセツトするステイト
レジスタと、処理ルーチンへのポインタの次に遷
移すべき状態の第２の状態コードを内容とし前記
連想メモリの出力と前記第１の状態コードをアド
レスとする記憶回路とを有している。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の一実施例を示すブロツク図で
ある。
ある。
第１図において、イベントレジスタ１００には
第１のイベント情報のみセツトされるもので、具
体的にはパケツトヘツダやタイマイベントが書込
まれる。
第１のイベント情報のみセツトされるもので、具
体的にはパケツトヘツダやタイマイベントが書込
まれる。
連想メモリ１０１には起りうる複数の第２のイ
ベント情報とイベントコードが対になつて記憶さ
れており、イベントレジスタ１００の第１のイベ
ント情報を検索データとして連想メモリ１０１に
記憶されている第２のイベント情報に対応する全
ワードの一致検索を全ワード同時に行ない、検索
された第２のイベント情報に対応するイベントコ
ードを出力する。
ベント情報とイベントコードが対になつて記憶さ
れており、イベントレジスタ１００の第１のイベ
ント情報を検索データとして連想メモリ１０１に
記憶されている第２のイベント情報に対応する全
ワードの一致検索を全ワード同時に行ない、検索
された第２のイベント情報に対応するイベントコ
ードを出力する。
このようにすることにより、例えば第１のイベ
ント情報が歯抜けの不連続のような多数のビツト
構成からなる情報で構成されていたとしてもその
出力として得られる、RAM１０２のアドレスの
一つとして使用されるイベントコードは、第１の
イベント情報そのものに比べて縮小されたビツト
構成のイベントコードを使用することが出来る。
使用する連想メモリのビツト容量が「（イベント
情報のビツト数＋イベントコードのビツト数）×
イベント情報の数」だけのわずかなメモリ容量で
瞬時にイベントコードを得ることが出来る。この
イベントコードはシステムにより変更設定が自由
なパラメータ情報を使用することができ、不透明
で不確定なイベント情報の変化、変更にも融通性
を富む使用が出来る。
ント情報が歯抜けの不連続のような多数のビツト
構成からなる情報で構成されていたとしてもその
出力として得られる、RAM１０２のアドレスの
一つとして使用されるイベントコードは、第１の
イベント情報そのものに比べて縮小されたビツト
構成のイベントコードを使用することが出来る。
使用する連想メモリのビツト容量が「（イベント
情報のビツト数＋イベントコードのビツト数）×
イベント情報の数」だけのわずかなメモリ容量で
瞬時にイベントコードを得ることが出来る。この
イベントコードはシステムにより変更設定が自由
なパラメータ情報を使用することができ、不透明
で不確定なイベント情報の変化、変更にも融通性
を富む使用が出来る。
ステイトレジスタ１０３は現時点での状態の第
１の状態コードをセツトする。
１の状態コードをセツトする。
RAM１０２はジヤンプ先のアドレスと次にと
るべき状態の第２の状態コードを内容とし、連想
メモリ１０１の出力のイベントコードとステイト
レジスタ１０３の第１の状態コードとをアドレス
とする。
るべき状態の第２の状態コードを内容とし、連想
メモリ１０１の出力のイベントコードとステイト
レジスタ１０３の第１の状態コードとをアドレス
とする。
これによつて、イベントと現時点での状態か
ら、瞬時に新たな状態と処理ルーチンへのポイン
タが得られる。
ら、瞬時に新たな状態と処理ルーチンへのポイン
タが得られる。
しかも、連想メモリ１０１およびRAM１０２
の内容はプログラムではなく、テーブルとして表
現されているので、デバツグが非常に容易であ
る。
の内容はプログラムではなく、テーブルとして表
現されているので、デバツグが非常に容易であ
る。
次に、汎用レジスタ１０４、演算器１０５、プ
ログラムカウンタ１０６、実行制御回路１０７、
命令バツフア１０８及び入出力制御回路１０９は
市販の汎用CPUに備えられており、以下に、簡
単に説明する。
ログラムカウンタ１０６、実行制御回路１０７、
命令バツフア１０８及び入出力制御回路１０９は
市販の汎用CPUに備えられており、以下に、簡
単に説明する。
汎用レジスタ１０４は複数の演算及び転送のた
めの一時記憶回路である。
めの一時記憶回路である。
演算器１０５は汎用CPU内の演算器と同じ演
算を行なう。
算を行なう。
プログラムカウンタ１０６は次に実行すべき命
令のポインタを示す。
令のポインタを示す。
実行制御回路１０７は命令バツフア１０８にあ
る命令を取出し、解読して、演算及び転送などを
実行するように演算器１０５、汎用レジスタ１０
４、プログラムカウンタ１０６を制御する。
る命令を取出し、解読して、演算及び転送などを
実行するように演算器１０５、汎用レジスタ１０
４、プログラムカウンタ１０６を制御する。
入出力制御回路１０９は外部メモリのアドレス
を指示するためのアドレス信号ADとデータDT
の入出力信号を制御し、命令を命令バツフア１０
８へ送込む。
を指示するためのアドレス信号ADとデータDT
の入出力信号を制御し、命令を命令バツフア１０
８へ送込む。
実行制御回路１０７はプログラムカウンタ１０
６の示すポインタを入出力制御回路１０９を通じ
てアドレス信号ADとして出力し、そのアドレス
が示すところの命令のデータDTを入出力制御回
路１０９から取込み、命令バツフア１０８へ送
り、同時にプログラムカウンタ１０６の値を１つ
カウントアツプする。
６の示すポインタを入出力制御回路１０９を通じ
てアドレス信号ADとして出力し、そのアドレス
が示すところの命令のデータDTを入出力制御回
路１０９から取込み、命令バツフア１０８へ送
り、同時にプログラムカウンタ１０６の値を１つ
カウントアツプする。
実行制御回路１０７は命令バツフア１０８にあ
る命令を取出し、解読して、入出力制御回路１０
９、汎用レジスタ１０４及び演算器１０５を用い
て外部のメモリと汎用レジスタ１０４との間のデ
ータの転送及びデータの演算を実行させる。
る命令を取出し、解読して、入出力制御回路１０
９、汎用レジスタ１０４及び演算器１０５を用い
て外部のメモリと汎用レジスタ１０４との間のデ
ータの転送及びデータの演算を実行させる。
命令バツフア１０８にある命令がイベント情報
を取込む命令であつたならば、入出力制御回路１
０９を通して外部からイベント情報を取込み、第
１のイベント情報としてイベントレジスタ１００
へ転送する。
を取込む命令であつたならば、入出力制御回路１
０９を通して外部からイベント情報を取込み、第
１のイベント情報としてイベントレジスタ１００
へ転送する。
その結果、上述したようにRAM１０２から出
力される状態コードを第１の状態コードとしてス
テイトレジスタ１０３にセツトし、ジヤンプ先の
アドレスをプログラムカウンタ１０６にセツトす
る。その次からは、セツトされたアドレスから同
様の動作が行なわれる。
力される状態コードを第１の状態コードとしてス
テイトレジスタ１０３にセツトし、ジヤンプ先の
アドレスをプログラムカウンタ１０６にセツトす
る。その次からは、セツトされたアドレスから同
様の動作が行なわれる。
以上説明したように本発明の伝送制御用プロセ
ツサは、あら状態にあるイベントが起つたときに
処理すべきことをテーブルによつて瞬時に判断す
るハードウエアを付加することにより、伝送制御
手順の開発が短縮でき、かつ、高速処理が可能に
なるという効果がある。
ツサは、あら状態にあるイベントが起つたときに
処理すべきことをテーブルによつて瞬時に判断す
るハードウエアを付加することにより、伝送制御
手順の開発が短縮でき、かつ、高速処理が可能に
なるという効果がある。
第１図は本発明の一実施例を示すブロツク図で
ある。 １００……イベントレジスタ、１０１……連想
メモリ、１０２……RAM、１０３……ステイト
レジスタ、１０４……汎用レジスタ、１０５……
演算器、１０６……プログラムカウンタ、１０７
……実行制御回路、１０８……命令バツフア、１
０９……入出力制御回路。
ある。 １００……イベントレジスタ、１０１……連想
メモリ、１０２……RAM、１０３……ステイト
レジスタ、１０４……汎用レジスタ、１０５……
演算器、１０６……プログラムカウンタ、１０７
……実行制御回路、１０８……命令バツフア、１
０９……入出力制御回路。
Claims (1)
- １ 第１のイベント情報のみをセツトするイベン
トレジスタと、複数の第２のイベント情報とイベ
ントコードを対にして記憶し、前記第１のイベン
ト情報と一致する前記第２のイベント情報に対応
する前記イベントコードを出力する連想メモリ
と、現時点での状態の第１の状態コードのみをセ
ツトするステイトレジスタと、処理ルーチンへの
ポインタと次に遷移すべき状態の第２の状態コー
ドを内容とし前記連想メモリの出力と前記第１の
状態コードをアドレスとする記憶回路とを有する
伝送制御用プロセツサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61241624A JPS6395542A (ja) | 1986-10-09 | 1986-10-09 | 伝送制御用プロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61241624A JPS6395542A (ja) | 1986-10-09 | 1986-10-09 | 伝送制御用プロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6395542A JPS6395542A (ja) | 1988-04-26 |
| JPH0535896B2 true JPH0535896B2 (ja) | 1993-05-27 |
Family
ID=17077090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61241624A Granted JPS6395542A (ja) | 1986-10-09 | 1986-10-09 | 伝送制御用プロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6395542A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5478041A (en) * | 1977-12-05 | 1979-06-21 | Hitachi Ltd | Communication controller |
| JPS5559554A (en) * | 1978-10-30 | 1980-05-06 | Hitachi Ltd | Program control system |
-
1986
- 1986-10-09 JP JP61241624A patent/JPS6395542A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6395542A (ja) | 1988-04-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |