JPH01311382A - 図形処理装置 - Google Patents
図形処理装置Info
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- JPH01311382A JPH01311382A JP14333788A JP14333788A JPH01311382A JP H01311382 A JPH01311382 A JP H01311382A JP 14333788 A JP14333788 A JP 14333788A JP 14333788 A JP14333788 A JP 14333788A JP H01311382 A JPH01311382 A JP H01311382A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、グラフィック処理分野において、ライン描画
の際のライン・パターン発生に改善を施した図形処理装
置に関するものである。
の際のライン・パターン発生に改善を施した図形処理装
置に関するものである。
〈従来の技術〉
従来、直線、点線、円等の線図形（ライン）を画像メモ
リに描画する場合、ソフトウェアによって実現している
。
リに描画する場合、ソフトウェアによって実現している
。
即ち、ラインの繰り返しパターンをライン・パターンと
してライン・パターン・シフト・レジスタに格納し、こ
のパターンを順次シフトしてそのビット・データ（描画
データ）が“０”の時は画像メモリに０“を描画し、“
１”の時は１′。
してライン・パターン・シフト・レジスタに格納し、こ
のパターンを順次シフトしてそのビット・データ（描画
データ）が“０”の時は画像メモリに０“を描画し、“
１”の時は１′。
を描画する。
このような処理実行の際、次に記すようなトランスペア
レンシー操作か加わると処理か更に複雑となる。
レンシー操作か加わると処理か更に複雑となる。
トランスペアレンシーがオンであると、現在の表示画面
の背景表示を消去することがないように直線、点線、円
等（特に点線、−点鎖線等）を描画する必要かあり、描
画データ“１”の場合は画像メモリにこの描画データを
書き込み、描画データ“０′°の場合は“０”描画を行
わないように装置を構成しなければならない。一方、ト
ランスベアレンジ−かオフの場合は、描画データ“１′
°。
の背景表示を消去することがないように直線、点線、円
等（特に点線、−点鎖線等）を描画する必要かあり、描
画データ“１”の場合は画像メモリにこの描画データを
書き込み、描画データ“０′°の場合は“０”描画を行
わないように装置を構成しなければならない。一方、ト
ランスベアレンジ−かオフの場合は、描画データ“１′
°。
“′０°′をそのまま画像メモリに描画する。
このように、描画動作の際、背景画面表示を消去しない
ように新たな図形を効率良く描画するためには、従来の
図形処理装置にトランスペアレンシー処理を行うソフト
ウェアを付加しなければならない。
ように新たな図形を効率良く描画するためには、従来の
図形処理装置にトランスペアレンシー処理を行うソフト
ウェアを付加しなければならない。
〈発明か解決しようとする課題〉
描画処理のソフトウェアにトランスペアレンシー処理の
ソフトウェアを付加すると、ソフトウェア構成全体か複
雑となり、その負担も大きくなるという問題があった。
ソフトウェアを付加すると、ソフトウェア構成全体か複
雑となり、その負担も大きくなるという問題があった。
本発明が解決しようとする課題は、トランスペアレンシ
ー処理をソフトウェアでなくハードウェア的に行おうと
することであり、′ライン描画を高速にかつ効率良く実
行できる図形処理装置を得ることを目的とする。
ー処理をソフトウェアでなくハードウェア的に行おうと
することであり、′ライン描画を高速にかつ効率良く実
行できる図形処理装置を得ることを目的とする。
〈課題を解決するための手段〉
上記の問題を解決するなめ、本発明は、トランスペアレ
ンシーのオンオフを保持するレジスタを設け、このレジ
スタの値に応じて画像メモリに対する書き込みイネーブ
ル信号を制御するようにしたものであり、その構成は次
の通りである。
ンシーのオンオフを保持するレジスタを設け、このレジ
スタの値に応じて画像メモリに対する書き込みイネーブ
ル信号を制御するようにしたものであり、その構成は次
の通りである。
即ち、画像メモリに描画するライン・パターンを記憶す
るライン・パターン・シフト・レジスタと、前記ライン
・パターンの拡大像数分のクロック・パルスを計数して
前記ライン・パターン・シフト・レジスタへシフト・タ
ロツクを与えるリピート・カウンタと、このリピート・
カウンタへ前記クロック・パルスを与えるとともに前記
ライン・パターンの書き込みイネーブル信号を出力する
メモリ制御部とを有する図形処理装置において、トラン
スペアレンシーのオンオフを保持するトランスペアレン
シー・レジスタと、トランスベアレジシーかオンの時、
前記ライン・パターンの描画データか“１′′の場合は
前記書き込みイネーブル信号を出力し、前記ライン・パ
ターンの描画データか“Ｏ”の場合は前記書き込みイネ
ーブル信号を禁止するトランスペアレンシー制御部とを
設けたことを特徴とする図形処理装置である。
るライン・パターン・シフト・レジスタと、前記ライン
・パターンの拡大像数分のクロック・パルスを計数して
前記ライン・パターン・シフト・レジスタへシフト・タ
ロツクを与えるリピート・カウンタと、このリピート・
カウンタへ前記クロック・パルスを与えるとともに前記
ライン・パターンの書き込みイネーブル信号を出力する
メモリ制御部とを有する図形処理装置において、トラン
スペアレンシーのオンオフを保持するトランスペアレン
シー・レジスタと、トランスベアレジシーかオンの時、
前記ライン・パターンの描画データか“１′′の場合は
前記書き込みイネーブル信号を出力し、前記ライン・パ
ターンの描画データか“Ｏ”の場合は前記書き込みイネ
ーブル信号を禁止するトランスペアレンシー制御部とを
設けたことを特徴とする図形処理装置である。
く作用〉
本発明の図形処理装置におけるトランスペアレンシー制
御部は、トランスペアレンシーかオフの場合、ライン・
パターン・シフト・レジスタから発生した描画データ“
０″、“１”に従って描画動作を行い、トランスペアレ
ンシーがオンの場合、ライン・パターン・シフト・レジ
スタから発生した描画データが“１”の時はそのまま描
画を行い、描画データが“０”の時は画１象メモリに対
する書き込みイネーブル信号を禁止する。
御部は、トランスペアレンシーかオフの場合、ライン・
パターン・シフト・レジスタから発生した描画データ“
０″、“１”に従って描画動作を行い、トランスペアレ
ンシーがオンの場合、ライン・パターン・シフト・レジ
スタから発生した描画データが“１”の時はそのまま描
画を行い、描画データが“０”の時は画１象メモリに対
する書き込みイネーブル信号を禁止する。
〈実施例〉
第１図に本発明を実施した図形処理装置の構成ブロック
図を表わす。
図を表わす。
１はライン描画の際のライン・パターンが設定される１
６ヒン）・・シフト・レジスタであり、後述するリピー
ト・カウンタ２から与えられるシフト・タロツク（Ｂ
ｏ ｒ ｒ ｏ ｗ ）により１ビツトだけシフト・ア
ップされ、シフト・アウトされたデータは最下位ビット
の位置に付加される。ライン・パターンの参照は最上位
ビン１〜より行われる６２はライン・パターン・シフト
・レジスタ１の１ビット描画データの出力期間を決定す
るリピート・カウンタであり、４ビツト・ダウン・カウ
ンタで構成される。カウント値が“０”になった時点で
ライン・パターン・シフｌ〜・レジスタ１にシフト・タ
ロツク（Ｂｏｒｒｏｗ）を送出する。
６ヒン）・・シフト・レジスタであり、後述するリピー
ト・カウンタ２から与えられるシフト・タロツク（Ｂ
ｏ ｒ ｒ ｏ ｗ ）により１ビツトだけシフト・ア
ップされ、シフト・アウトされたデータは最下位ビット
の位置に付加される。ライン・パターンの参照は最上位
ビン１〜より行われる６２はライン・パターン・シフト
・レジスタ１の１ビット描画データの出力期間を決定す
るリピート・カウンタであり、４ビツト・ダウン・カウ
ンタで構成される。カウント値が“０”になった時点で
ライン・パターン・シフｌ〜・レジスタ１にシフト・タ
ロツク（Ｂｏｒｒｏｗ）を送出する。
３はライン・パターン・シフト・レジスタ１に設定され
るライン・パターンの拡大係数かデータ・バスＤＢより
与えられるズーム・レジスタである。この拡大係数はロ
ード・クロックＬＯＡＤＣＫによりリピート・カウンタ
２へ送出される。
るライン・パターンの拡大係数かデータ・バスＤＢより
与えられるズーム・レジスタである。この拡大係数はロ
ード・クロックＬＯＡＤＣＫによりリピート・カウンタ
２へ送出される。
４は画像メモリ（図示せず）に対して書き込みイネーブ
ル信号ＷＥを出力し、データ書き込み（読み出し）のタ
イミングを制御するメモリ制御部であり、リピート・カ
ウンタ２ヘカウント・クロックＲＣＣＫを出力する。
ル信号ＷＥを出力し、データ書き込み（読み出し）のタ
イミングを制御するメモリ制御部であり、リピート・カ
ウンタ２ヘカウント・クロックＲＣＣＫを出力する。
５はトランスベアレンジ−のオンオフが設定されるトラ
ンスベアレンジ−・レジスタである。
ンスベアレンジ−・レジスタである。
６はトランスベアレンジ−制御部であり、ゲート６１、
セレクタ６２から構成される。ゲート６１は、ライン・
パターン・シフト・レジスタ１からの描画データ（“Ｏ
”、”ｌ”）とメモリ制御部４からの書き込みイネーブ
ル信号ＷＥを入力する。セレクタ６２は、ゲート６１出
力をＡ端子に、メモリ制御部４の書き込みイネーブル信
号ＷＥをＢ＠子に入力し、トランスベアレンジ−・レジ
スタ５がオンの時はＡ入力を選択し、オフの時はＢ入力
を選択する。
セレクタ６２から構成される。ゲート６１は、ライン・
パターン・シフト・レジスタ１からの描画データ（“Ｏ
”、”ｌ”）とメモリ制御部４からの書き込みイネーブ
ル信号ＷＥを入力する。セレクタ６２は、ゲート６１出
力をＡ端子に、メモリ制御部４の書き込みイネーブル信
号ＷＥをＢ＠子に入力し、トランスベアレンジ−・レジ
スタ５がオンの時はＡ入力を選択し、オフの時はＢ入力
を選択する。
さて、このように構成された本発明の図形処理装置の動
作を第１図の構成ブロック図及び第２図のタイムチャー
トを用いて説明する。
作を第１図の構成ブロック図及び第２図のタイムチャー
トを用いて説明する。
はじめに、ライン・パターン・シフト・レジスタ１にラ
イン・パターンが、ズーム・レジスタ３に拡大係数（“
２”）がデータ・バスＤＢより設定される。このとき拡
大係数（“２”）はロード・クロックＬＯＡＤＣＫによ
りリピート・カウンタ２にも設定される。
イン・パターンが、ズーム・レジスタ３に拡大係数（“
２”）がデータ・バスＤＢより設定される。このとき拡
大係数（“２”）はロード・クロックＬＯＡＤＣＫによ
りリピート・カウンタ２にも設定される。
リピート・カウンタ２は、画像メモリに対する書き込み
が実行される毎にメモリ制御部４から出力される信号（
クロック）ＲＣＣＫによってカウント・ダウンし、カウ
ント値が“０パになった時点でライン・パターン・シフ
ト・レジスタ１にシフト・クロック（Ｂｏｒｒｏｗ）を
出力する６その結果、ライン・パターン・シフト・レジ
スタ１は１ビツトだけシフト・アップし、シフト・アウ
トされたデータはライン・パターン・シフト・レジスタ
１の最下位ビット位置に付加される。
が実行される毎にメモリ制御部４から出力される信号（
クロック）ＲＣＣＫによってカウント・ダウンし、カウ
ント値が“０パになった時点でライン・パターン・シフ
ト・レジスタ１にシフト・クロック（Ｂｏｒｒｏｗ）を
出力する６その結果、ライン・パターン・シフト・レジ
スタ１は１ビツトだけシフト・アップし、シフト・アウ
トされたデータはライン・パターン・シフト・レジスタ
１の最下位ビット位置に付加される。
同時に、シフト・アウトされた１ビット描画データＤは
画像メモリ側へ与えられる。
画像メモリ側へ与えられる。
この例では、ズーム・レジスタ３には値“２”が設定さ
れ、リピート・カウンタ２が値“２”からクロックＲＣ
ＣＫにより“１”、“０”とダウン・カウントする間、
３クロツクＲＣＣＫの器間、描画データＤ（Ｖａｌｉｄ
ＤａｔａＨ“１″または“０”）が画像メモリに与
えられる。
れ、リピート・カウンタ２が値“２”からクロックＲＣ
ＣＫにより“１”、“０”とダウン・カウントする間、
３クロツクＲＣＣＫの器間、描画データＤ（Ｖａｌｉｄ
ＤａｔａＨ“１″または“０”）が画像メモリに与
えられる。
一方、トランスベアレンジ−制御部６は、トランスベア
レンジ−・レジスタ５に設定されたトランスベアレンジ
−のオンオフによって書き込みイネーブル信号Ｗ Ｅ−
を出力する。
レンジ−・レジスタ５に設定されたトランスベアレンジ
−のオンオフによって書き込みイネーブル信号Ｗ Ｅ−
を出力する。
トランスベアレンジ−・レジスタ５がオンの時は次の動
作を行う。
作を行う。
トランスベアレンジ−制御部６内のセレクタ６２はＡ入
力を選択して出力する。
力を選択して出力する。
ライン・パターン・シフト・レジスタ１からの描画デー
タか“１゛″の場合、メモリ制御部４の書き込みイネー
ブル信号ＷＥ″Ｌ″ （ロウ・アクティブ）の際に、ゲ
ート６１の出力もアクティブ（“Ｌ、”）となり、セレ
クタ６２出力である書き込みイネーブル信号ＷＥ−はア
クティブとなる。
タか“１゛″の場合、メモリ制御部４の書き込みイネー
ブル信号ＷＥ″Ｌ″ （ロウ・アクティブ）の際に、ゲ
ート６１の出力もアクティブ（“Ｌ、”）となり、セレ
クタ６２出力である書き込みイネーブル信号ＷＥ−はア
クティブとなる。
従って、ライン・パターン・シフト・レジスタ１の描画
データＤ（“１°°）は画像メモリに描画される。
データＤ（“１°°）は画像メモリに描画される。
ライン・パターン・シフト・レジスタ１からの描画デー
タか“０”の場合は、メモリ制御部４の書き込みイネー
ブル信号ＷＥ ’Ｌ” （ロウ・アクティブ）の際に、
ゲート６２はインアクティブとなり、セレクタ６２は“
Ｈ”レベルを出力し、書き込みイネーブル信号ＷＥ−を
禁止する。従って、画像メモリに対して新たな描画デー
タＤ（“０′°）が書き込まれることなく、画像メモリ
には以前のデータがそのまま残る。
タか“０”の場合は、メモリ制御部４の書き込みイネー
ブル信号ＷＥ ’Ｌ” （ロウ・アクティブ）の際に、
ゲート６２はインアクティブとなり、セレクタ６２は“
Ｈ”レベルを出力し、書き込みイネーブル信号ＷＥ−を
禁止する。従って、画像メモリに対して新たな描画デー
タＤ（“０′°）が書き込まれることなく、画像メモリ
には以前のデータがそのまま残る。
一方、トランスベアレンジ−・レジスタ５がオフの場合
は、トランスベアレンジ−制御部６のセレクタ６２で常
にメモリ制御部４からの書き込みイネーブル信号ＷＥが
そのまま選択されるなめ、ライン・パターン・シフト・
レジスタ】の描画データ”０”、“１”が画像メモリに
書き込まれる。
は、トランスベアレンジ−制御部６のセレクタ６２で常
にメモリ制御部４からの書き込みイネーブル信号ＷＥが
そのまま選択されるなめ、ライン・パターン・シフト・
レジスタ】の描画データ”０”、“１”が画像メモリに
書き込まれる。
尚、上記例では、ライン・パターン・シフト・レジスタ
１からの描画データについて、１ビット単位で説明した
が、通常はこのビット・データをラッチして１ワード（
１６ビツト）単位に処理を行う。
１からの描画データについて、１ビット単位で説明した
が、通常はこのビット・データをラッチして１ワード（
１６ビツト）単位に処理を行う。
このようにして、トランスベアレンジ−かオンの場合に
、画像メモリに以前書き込まれたデータを消去すること
なく、新たな描画データを書き込むことかできる。
、画像メモリに以前書き込まれたデータを消去すること
なく、新たな描画データを書き込むことかできる。
〈発明の効果〉
以上述べたように、本発明の図形処理装置はトランスベ
アレンジ−処理をハードウェア的に解決したため、ソフ
トウェアはライン・パターン、拡大係数を設定する以外
は従来のライン描画の場合と同様の処理ご行えは良く、
描画処理の高速化が図れる。
アレンジ−処理をハードウェア的に解決したため、ソフ
トウェアはライン・パターン、拡大係数を設定する以外
は従来のライン描画の場合と同様の処理ご行えは良く、
描画処理の高速化が図れる。
第１図は本発明の図形処理装置の構成を表わす図、第２
図は本発明装置の動作を表わすフローチャー１・である
。 １・・・ライン・パターン・シフト・レジスタ、２・・
・リピート・カウンタ、３・・・ズーム・レジスタ、４
・・・メモリ制御部、
図は本発明装置の動作を表わすフローチャー１・である
。 １・・・ライン・パターン・シフト・レジスタ、２・・
・リピート・カウンタ、３・・・ズーム・レジスタ、４
・・・メモリ制御部、
Claims (1)
- （１）画像メモリに描画するライン・パターンを記憶す
るライン・パターン・シフト・レジスタと、前記ライン
・パターンの拡大係数分のクロック・パルスを計数して
前記ライン・パターン・シフト・レジスタへシフト・ク
ロックを与えるリピート・カウンタと、このリピート・
カウンタへ前記クロック・パルスを与えるとともに前記
ライン・パターンの書き込みイネーブル信号を出力する
メモリ制御部とを有する図形処理装置において、トラン
スペアレンシーのオンオフを保持するトランスペアレン
シー・レジスタと、トランスペアレンシーがオンの時、
前記ライン・パターンの描画データが“１”の場合は前
記書き込みイネーブル信号を出力し、前記ライン・パタ
ーンの描画データが“０”の場合は前記書き込みイネー
ブル信号を禁止するトランスペアレンシー制御部とを設
けたことを特徴とする図形処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143337A JP2621361B2 (ja) | 1988-06-10 | 1988-06-10 | 図形処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143337A JP2621361B2 (ja) | 1988-06-10 | 1988-06-10 | 図形処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01311382A true JPH01311382A (ja) | 1989-12-15 |
| JP2621361B2 JP2621361B2 (ja) | 1997-06-18 |
Family
ID=15336437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63143337A Expired - Lifetime JP2621361B2 (ja) | 1988-06-10 | 1988-06-10 | 図形処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621361B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4918534A (ja) * | 1972-06-14 | 1974-02-19 | ||
| JPS57104983A (en) * | 1980-12-22 | 1982-06-30 | Tokyo Shibaura Electric Co | Line pattern generator |
| JPS60245035A (ja) * | 1984-05-18 | 1985-12-04 | Ascii Corp | デイスプレイコントロ−ラ |
| JPS61196292A (ja) * | 1985-02-26 | 1986-08-30 | 横河電機株式会社 | グラフイツクス表示装置 |
-
1988
- 1988-06-10 JP JP63143337A patent/JP2621361B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4918534A (ja) * | 1972-06-14 | 1974-02-19 | ||
| JPS57104983A (en) * | 1980-12-22 | 1982-06-30 | Tokyo Shibaura Electric Co | Line pattern generator |
| JPS60245035A (ja) * | 1984-05-18 | 1985-12-04 | Ascii Corp | デイスプレイコントロ−ラ |
| JPS61196292A (ja) * | 1985-02-26 | 1986-08-30 | 横河電機株式会社 | グラフイツクス表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2621361B2 (ja) | 1997-06-18 |
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