JPH01312852A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01312852A JPH01312852A JP14150988A JP14150988A JPH01312852A JP H01312852 A JPH01312852 A JP H01312852A JP 14150988 A JP14150988 A JP 14150988A JP 14150988 A JP14150988 A JP 14150988A JP H01312852 A JPH01312852 A JP H01312852A
- Authority
- JP
- Japan
- Prior art keywords
- metal layer
- wiring
- tin
- forming
- barrier metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の概要］
コンタクト形成において、チタンナイトライド（ＴｉＮ
）をバリアメタルとして用いたときの、微細化構造の配
線形成に適した半導体装置の製造方法に関し、 ＴｉＮをバリアメタル層として用いたとき、ヒロックを
抑制でき配線間短絡を防止できるとともに、スルーホー
ルなどの開口を容易にできる半導体装置の製造方法を提
供することを目的とし、下地にコンタクトメタル層を形
成する工程と、前記コンタクトメタル層上にチタンナイ
トライド（ＴｉＮ）からなるバリアメタル層を形成する
工程と、前記バリアメタル層上に配線メタル層を形成す
る工程と、前記配線メタル層上に遷移金属ナイトライド
からなるキャップメタル層を形成する工程とを具備する
ことを特徴とする半導体装置の製造方法を含み構成する
。
）をバリアメタルとして用いたときの、微細化構造の配
線形成に適した半導体装置の製造方法に関し、 ＴｉＮをバリアメタル層として用いたとき、ヒロックを
抑制でき配線間短絡を防止できるとともに、スルーホー
ルなどの開口を容易にできる半導体装置の製造方法を提
供することを目的とし、下地にコンタクトメタル層を形
成する工程と、前記コンタクトメタル層上にチタンナイ
トライド（ＴｉＮ）からなるバリアメタル層を形成する
工程と、前記バリアメタル層上に配線メタル層を形成す
る工程と、前記配線メタル層上に遷移金属ナイトライド
からなるキャップメタル層を形成する工程とを具備する
ことを特徴とする半導体装置の製造方法を含み構成する
。
本発明は、コンタクト形成において、チタンナイトライ
ド（ＴｉＮ）をバリアメタルとして用いたときの、微細
化構造の配線形成に適した半導体装置の製造方法に関す
る。
ド（ＴｉＮ）をバリアメタルとして用いたときの、微細
化構造の配線形成に適した半導体装置の製造方法に関す
る。
従来、大規模集積回路（ＬＳＩ）の配線材料としては、
アルミ−シリコン（ＡＩ−Ｓｉ）合金が用いられており
、ヒロックも発生していたが、配線間隔がそれほど厳し
くなかったために、問題とならなかった。ところが、近
年の半導体装置の高集積化の要求に伴い、素子の微細化
が進み、従来のＡ１−Ｓｉ合金では、 ■コンタクトホール（またはピアホール：Ｖｉａｈｏｌ
ｅ）の微細化で、過剰シリコンのコンタクトホールへの
エピタキシャル成長、いわゆる固相エピタキシャル成長
によりコンタクト抵抗が増大してしまう。
アルミ−シリコン（ＡＩ−Ｓｉ）合金が用いられており
、ヒロックも発生していたが、配線間隔がそれほど厳し
くなかったために、問題とならなかった。ところが、近
年の半導体装置の高集積化の要求に伴い、素子の微細化
が進み、従来のＡ１−Ｓｉ合金では、 ■コンタクトホール（またはピアホール：Ｖｉａｈｏｌ
ｅ）の微細化で、過剰シリコンのコンタクトホールへの
エピタキシャル成長、いわゆる固相エピタキシャル成長
によりコンタクト抵抗が増大してしまう。
■配線幅の微細化によるストレス・マイグレーション及
びエレクトロ・マイグレーション耐性カ劣化する。
びエレクトロ・マイグレーション耐性カ劣化する。
■配線間隔の微細化で、ヒロックによる配線間リークあ
るいはショートが増加するなどの問題がある。
るいはショートが増加するなどの問題がある。
これに対して、上記■を解決する手段としてシリサイド
をコンタクトメタルとして用いる方法があるが、上記■
の問題が十分でなく、またコンタクト抵抗もそれほど低
くならないなど、サブミクロンルールのデバイスには適
用できない。
をコンタクトメタルとして用いる方法があるが、上記■
の問題が十分でなく、またコンタクト抵抗もそれほど低
くならないなど、サブミクロンルールのデバイスには適
用できない。
そこで、近年、チタン（Ｔｉ）によりコンタクトをとる
配線構造が注目されている。
配線構造が注目されている。
第３図（ａ）及び（ｂ）は従来の配線部分の断面図であ
る。同図（ａ）において、下地１には、Ｔｉのコンタク
トメタル層２、ＴｉＮのバリアメタル層３、Ａ２合金の
配線メタル層４が順次形成される。この技術は、Ｔｉで
下地１とコンタクトをとり、ＴｉＮによりＴｉとＡ２の
反応を防ぐバリアメタル層３を形成している。この構造
は、一般に上記■に対しても有効であるが、後の熱処理
でＴ ｉ Ｎがあることによりヒロック５が巨大化及び
多数化する問題がある。
る。同図（ａ）において、下地１には、Ｔｉのコンタク
トメタル層２、ＴｉＮのバリアメタル層３、Ａ２合金の
配線メタル層４が順次形成される。この技術は、Ｔｉで
下地１とコンタクトをとり、ＴｉＮによりＴｉとＡ２の
反応を防ぐバリアメタル層３を形成している。この構造
は、一般に上記■に対しても有効であるが、後の熱処理
でＴ ｉ Ｎがあることによりヒロック５が巨大化及び
多数化する問題がある。
そこで、第３図（ｂ）に示す如＜、ＴＩＮのバリアメタ
ルＮ３と、Ａ２合金の配線メタル層４との間に、チタン
（Ｔｉ）層６を挟む方法が提案されている（Ｄｉｇｅｓ
ｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ
１９８５ Ｓｙｍｐｏｓｉｕｍｏｎ ＶＬＳＩ Ｔｅｃ
ｈｎｏｌｏｇｙ、論文番号Ｌ７ ｐｐ ５０−５１ Ｍ
ａｙ１９８５）。これにより、上部（垂直）方向のヒロ
ック５を小さくすることができる。
ルＮ３と、Ａ２合金の配線メタル層４との間に、チタン
（Ｔｉ）層６を挟む方法が提案されている（Ｄｉｇｅｓ
ｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ
１９８５ Ｓｙｍｐｏｓｉｕｍｏｎ ＶＬＳＩ Ｔｅｃ
ｈｎｏｌｏｇｙ、論文番号Ｌ７ ｐｐ ５０−５１ Ｍ
ａｙ１９８５）。これにより、上部（垂直）方向のヒロ
ック５を小さくすることができる。
［発明が解決しようとする課Ｂ］
しかし、従来のＴｉＮをバリアメタル層３として用いた
とき、その上にさらにＴ ｉ 層６をのせることで、垂
直方向ヒロック５を小さくすることができるが、横方向
ヒロック５を抑制することができず、配線間隔が縮小し
たときに配線間短絡を起こすといった問題を生じていた
。
とき、その上にさらにＴ ｉ 層６をのせることで、垂
直方向ヒロック５を小さくすることができるが、横方向
ヒロック５を抑制することができず、配線間隔が縮小し
たときに配線間短絡を起こすといった問題を生じていた
。
また、配線の最上層がＡ２合金の配線メタル層４では、
上層配線とのコンタクトをとるためのスルーホールなど
の形成が、Ａ２合金の高反射率のために困難となってい
る。
上層配線とのコンタクトをとるためのスルーホールなど
の形成が、Ａ２合金の高反射率のために困難となってい
る。
そこで本発明は、ＴｉＮをバリアメタル層として用いた
とき、ヒロックを抑制でき配線間短絡を防止できるとと
もに、スルーホールなどの開口を容易にできる半導体装
置の製造方法を提供することを目的とする。
とき、ヒロックを抑制でき配線間短絡を防止できるとと
もに、スルーホールなどの開口を容易にできる半導体装
置の製造方法を提供することを目的とする。
上記課題は、下地にコンタクトメタル層を形成する工程
と、前記コンタク１−メタル層上にチタンナイトライド
（ＴｉＮ）からなるバリアメタル層を形成する工程と、
前記バリアメタル層上に配線メタル層を形成する工程と
、前記配線メタル層上に遷移金属ナイトライドからなる
キャップメタル層を形成する工程とを具備することを特
徴とする半導体装置の製造方法によって解決される。
と、前記コンタク１−メタル層上にチタンナイトライド
（ＴｉＮ）からなるバリアメタル層を形成する工程と、
前記バリアメタル層上に配線メタル層を形成する工程と
、前記配線メタル層上に遷移金属ナイトライドからなる
キャップメタル層を形成する工程とを具備することを特
徴とする半導体装置の製造方法によって解決される。
第１図は本発明の詳細な説明する半導体装置の断面図で
ある。同図において、１１はコンタクトを形成する下地
、１２は下地１１上に形成されるモリブデンシリサイド
（ＭｏＳｉＪ 、タングステンシリサイド（ＷＳｉｘ）
、チタンシリサイド（ＴｉＳｉｘ）などのシリサイド
、あるいはチタン（Ｔｉ）、モリブデン（Ｍｏ）、タン
グステン（−）などのりフラクトリイメタル（ｒｅｆｒ
ａｃｔｏｒｙ ｍｅｔａｌ 、高融点金属）からなるコ
ンタクトメタル層、１３はコンタクトメタル層１２上に
形成されるチタンナイトライド（ＴｉＮ）を代表とする
バリアメタル層、１４はバリアメタル層１３上に形成さ
れるＡｆ−Ｓｉ合金などの配線メタル層、１５は配メタ
ル層１４上に形成されるＴｉＮなどからなるキャップメ
タル層である。そして、１６は層間絶縁膜、１７はレジ
スト膜であり、このレジスト膜１７に開口レジストパタ
ーンとしてスルーホール開口部１８が形成され、このレ
ジスト膜１７をマスクとしてスルーホールが形成される
。
ある。同図において、１１はコンタクトを形成する下地
、１２は下地１１上に形成されるモリブデンシリサイド
（ＭｏＳｉＪ 、タングステンシリサイド（ＷＳｉｘ）
、チタンシリサイド（ＴｉＳｉｘ）などのシリサイド
、あるいはチタン（Ｔｉ）、モリブデン（Ｍｏ）、タン
グステン（−）などのりフラクトリイメタル（ｒｅｆｒ
ａｃｔｏｒｙ ｍｅｔａｌ 、高融点金属）からなるコ
ンタクトメタル層、１３はコンタクトメタル層１２上に
形成されるチタンナイトライド（ＴｉＮ）を代表とする
バリアメタル層、１４はバリアメタル層１３上に形成さ
れるＡｆ−Ｓｉ合金などの配線メタル層、１５は配メタ
ル層１４上に形成されるＴｉＮなどからなるキャップメ
タル層である。そして、１６は層間絶縁膜、１７はレジ
スト膜であり、このレジスト膜１７に開口レジストパタ
ーンとしてスルーホール開口部１８が形成され、このレ
ジスト膜１７をマスクとしてスルーホールが形成される
。
〔作用）
本発明では、ＴｉＮをバリアメタル層１３として用いる
ことにより、発生する巨大化及び多数化するヒロックは
、ＴｉＮのキャップメタル層１５を形成することにより
垂直及び横方向とも抑制される。また、多層配線の場合
にはＴｉＮのキャップメタル層１５が低反射率であるた
め、上層配線とのスルーホール形成膜の下層配線メタル
による乱反射が防止され、パターニングが容易になる。
ことにより、発生する巨大化及び多数化するヒロックは
、ＴｉＮのキャップメタル層１５を形成することにより
垂直及び横方向とも抑制される。また、多層配線の場合
にはＴｉＮのキャップメタル層１５が低反射率であるた
め、上層配線とのスルーホール形成膜の下層配線メタル
による乱反射が防止され、パターニングが容易になる。
従って、微細配線が要求される半導体装置の場合には、
配線間短絡や眉間短絡が防止され、スルーホールの形成
が容易になる。
配線間短絡や眉間短絡が防止され、スルーホールの形成
が容易になる。
以下、本発明を図示の一実施例により具体的に説明する
。
。
第２図（ａ）〜（ｆ）は本発明実施例の半導体装置配線
部分の製造工程断面図である。なお、第１図に対応する
部分は同一の符号を記す。
部分の製造工程断面図である。なお、第１図に対応する
部分は同一の符号を記す。
まず、同図（ａ）に示す如く、コンタクトを形成する下
地１１上に、ＭｏＳｉｘ、 ＷＳｉ、、 Ｔｉ５ｉＸな
どのシリサイド、あるいはＴｉ、 Ｍｏ、 Ｗなどのり
フラクトリイメタルからなるコンタクトメタル層１２を
２００〜１０００人程度の膜厚に程度する。
地１１上に、ＭｏＳｉｘ、 ＷＳｉ、、 Ｔｉ５ｉＸな
どのシリサイド、あるいはＴｉ、 Ｍｏ、 Ｗなどのり
フラクトリイメタルからなるコンタクトメタル層１２を
２００〜１０００人程度の膜厚に程度する。
次に、同図（ｂ）に示す如く、上記コンタクトメタル層
１２上にＴｉＮなどのバリアメタル層１３を５００〜１
５００人程度の膜厚に程度する。
１２上にＴｉＮなどのバリアメタル層１３を５００〜１
５００人程度の膜厚に程度する。
次に、同図（Ｃ）に示す如く、上記バリアメタル層１３
上に、Ａ ｌ−５ｔ合金などの配線メタル層１４を０．
５〜１．０μｍ程度の膜厚に形成する。
上に、Ａ ｌ−５ｔ合金などの配線メタル層１４を０．
５〜１．０μｍ程度の膜厚に形成する。
次に、同図（ｄ）に示す如（、上記配線メタル層１４上
にＴｉＮなどからなるキャップメタル層１５を４００〜
７００人程度の膜厚程度成する。
にＴｉＮなどからなるキャップメタル層１５を４００〜
７００人程度の膜厚程度成する。
次に、同図（ｅ）に示す如く、上記コンタクトメタル層
１２、バリアメタル層１３、配線メタル層１４、キャッ
プメタル層１５をパターニングする。
１２、バリアメタル層１３、配線メタル層１４、キャッ
プメタル層１５をパターニングする。
次に、同図（ｆ）に示す如く、多層配線の場合、酸化膜
などの眉間絶縁膜１６を形成後、図示しないレジスト膜
をマスクとしてエツチングにより層間絶縁膜１６にスル
ーホール１９を開口する。
などの眉間絶縁膜１６を形成後、図示しないレジスト膜
をマスクとしてエツチングにより層間絶縁膜１６にスル
ーホール１９を開口する。
上記構成によれば、ＴｉＮをバリアメタル層１３として
用いることにより発生するヒロックは、ＴｉＮのキャッ
プメタル層１５を形成することにより、垂直方向は抑制
されるとともに、横方向のヒロックも抑制されることが
実験的に確認されている。また、多層配線の場合には、
ＴｉＮのキャップメタル層１５が低反射率のために、上
層配線とのスルーホール形成膜の下層配線メタルによる
乱反射が防止され、パターニングが容易になる。従って
、微細配線が要求される半導体装置の場合には、配線間
短絡や眉間短絡が防止され、スルーホール１９の形成が
容易になる。
用いることにより発生するヒロックは、ＴｉＮのキャッ
プメタル層１５を形成することにより、垂直方向は抑制
されるとともに、横方向のヒロックも抑制されることが
実験的に確認されている。また、多層配線の場合には、
ＴｉＮのキャップメタル層１５が低反射率のために、上
層配線とのスルーホール形成膜の下層配線メタルによる
乱反射が防止され、パターニングが容易になる。従って
、微細配線が要求される半導体装置の場合には、配線間
短絡や眉間短絡が防止され、スルーホール１９の形成が
容易になる。
なお、本実施例において、コンタクトメタル層１２はＴ
ｉを用いているが、少なくとも下地１１のＮ型、Ｐ型の
拡散層などとオーミックコンタクトのとれる材料であれ
ば、Ｔｉ以外に各種シリサイド、他のりフラクトメタル
などが適用できる。
ｉを用いているが、少なくとも下地１１のＮ型、Ｐ型の
拡散層などとオーミックコンタクトのとれる材料であれ
ば、Ｔｉ以外に各種シリサイド、他のりフラクトメタル
などが適用できる。
また、配線メタル層１４は、アルミ−シリコン（Ａ ｌ
−５ｔ）、アルミ−銅（Ａ １−Ｃｕ）などｉを主成分
とする合金などが適用でき、純アルミニュウムでなくと
もよい。
−５ｔ）、アルミ−銅（Ａ １−Ｃｕ）などｉを主成分
とする合金などが適用でき、純アルミニュウムでなくと
もよい。
さらに、キャップメタル層１５は、Ｔｉナイトライド以
外に遷移金属ナイトライドも適用できる。
外に遷移金属ナイトライドも適用できる。
以上説明したように本発明によれば、チタンナイトライ
ドをバリアメタルとして用いて、配線メタル層の上にチ
タンナイトライドなどのキャップメタル層を形成するこ
とにより、配線幅や配線間隔の狭い半導体装置に対して
も、ヒロックを抑制でき配線間短絡の生じない配線が形
成される。また、多層配線に対しては下層配線メタルに
よる乱反射が防止でき容易にスルーホールが開口でき、
半導体装置の集積度と信軌度の向上に寄与するところが
大きい。
ドをバリアメタルとして用いて、配線メタル層の上にチ
タンナイトライドなどのキャップメタル層を形成するこ
とにより、配線幅や配線間隔の狭い半導体装置に対して
も、ヒロックを抑制でき配線間短絡の生じない配線が形
成される。また、多層配線に対しては下層配線メタルに
よる乱反射が防止でき容易にスルーホールが開口でき、
半導体装置の集積度と信軌度の向上に寄与するところが
大きい。
第１図は本発明の詳細な説明する半導体装置の断面図、
第２図（ａ）〜（ｆ）は本発明実施例の製造工程断面図
、第３図（ａ）及び（ｂ）は従来の配線部分の断面図で
ある。 図中、 １１は下地、 １２はコンタクトメタル層、 １３はバリアメタル層、 １４は配線メタル層、 １５はキャップメタル層、 １６は層間絶縁膜、 １７はレジスト膜、 １８はスルーホール開口部、 １９はスルーホール を示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰 同 大菅義之 第１ ’Ｑ 〒２７ 堤東、Ｌ稗粁ケ・助１面 第３ｒ：！Ｊ １−一千吃 ２−−コ〉７７１−メタ１ν１ ３−−パリアメク１→ ４−一配東り１し曹 ５−−じロッ７ ｂ −−”ＩＡ。
、第３図（ａ）及び（ｂ）は従来の配線部分の断面図で
ある。 図中、 １１は下地、 １２はコンタクトメタル層、 １３はバリアメタル層、 １４は配線メタル層、 １５はキャップメタル層、 １６は層間絶縁膜、 １７はレジスト膜、 １８はスルーホール開口部、 １９はスルーホール を示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰 同 大菅義之 第１ ’Ｑ 〒２７ 堤東、Ｌ稗粁ケ・助１面 第３ｒ：！Ｊ １−一千吃 ２−−コ〉７７１−メタ１ν１ ３−−パリアメク１→ ４−一配東り１し曹 ５−−じロッ７ ｂ −−”ＩＡ。
Claims (1)
- 【特許請求の範囲】 下地（１１）にコンタクトメタル層（１２）を形成す
る工程と、 前記コンタクトメタル層（１２）上にチタンナイトライ
ド（ＴｉＮ）からなるバリアメタル層（１３）を形成す
る工程と、 前記バリアメタル層（１３）上に配線メタル層（１４）
を形成する工程と、 前記配線メタル層（１４）上に遷移金属ナイトライドか
らなるキャップメタル層（１５）を形成する工程とを具
備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14150988A JPH01312852A (ja) | 1988-06-10 | 1988-06-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14150988A JPH01312852A (ja) | 1988-06-10 | 1988-06-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01312852A true JPH01312852A (ja) | 1989-12-18 |
Family
ID=15293613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14150988A Pending JPH01312852A (ja) | 1988-06-10 | 1988-06-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01312852A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5289035A (en) * | 1990-12-27 | 1994-02-22 | Intel Corporation | Tri-layer titanium coating for an aluminum layer of a semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62190850A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electronics Corp | 半導体装置 |
| JPS62281348A (ja) * | 1986-05-29 | 1987-12-07 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1988
- 1988-06-10 JP JP14150988A patent/JPH01312852A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62190850A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electronics Corp | 半導体装置 |
| JPS62281348A (ja) * | 1986-05-29 | 1987-12-07 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5289035A (en) * | 1990-12-27 | 1994-02-22 | Intel Corporation | Tri-layer titanium coating for an aluminum layer of a semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100342897B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
| TW426980B (en) | Wire bonding to copper | |
| JPH02220464A (ja) | 半導体装置及びその製造方法 | |
| JPH01312852A (ja) | 半導体装置の製造方法 | |
| JPH01255250A (ja) | 多層配線形成方法 | |
| JP2599349B2 (ja) | 半導体装置 | |
| JPS599964A (ja) | 半導体装置の電極および配線の形成方法 | |
| JPH0669205A (ja) | 半導体装置の製造方法 | |
| JPH0242748A (ja) | 半導体装置 | |
| JPH0621236A (ja) | 半導体装置およびその製造方法 | |
| JPS6074658A (ja) | 半導体集積回路装置 | |
| JPS6235540A (ja) | 半導体装置 | |
| JPH06291119A (ja) | 半導体装置の積層配線 | |
| JPS62235775A (ja) | 半導体装置およびその製造方法 | |
| JPS63147346A (ja) | 半導体集積回路装置 | |
| JPS62241373A (ja) | 半導体装置 | |
| JPS61125048A (ja) | 半導体装置 | |
| JPS62117368A (ja) | 半導体装置 | |
| TWI227523B (en) | Method for patterning a metal layer and method of fabricating interconnects | |
| JPS62262443A (ja) | 半導体装置およびその製造方法 | |
| JPH04348054A (ja) | 半導体装置の製造方法 | |
| JPS6127658A (ja) | 半導体装置及びその製造方法 | |
| JPS6216521A (ja) | 半導体装置の製造方法 | |
| JPS6159749A (ja) | 半導体集積回路装置 | |
| JPS6017914A (ja) | 半導体装置の製造方法 |